在FPGA上優(yōu)化實現(xiàn)復(fù)數(shù)浮點計算

高性能浮點處理一直與高性能CPU相關(guān)聯(lián)。在過去幾年中，GPU也成為功能強大的浮點處理平臺，超越了圖形，稱為GP-GPU(通用圖形處理單 元)。新創(chuàng)新是在苛刻的應(yīng)用中實現(xiàn)基于FPGA的浮點處理。本文的重點是FPGA及其浮點性能和設(shè)計流程，以及OpenCL的使用，這是高性能浮點計算前沿的編程語言。

各種處理平臺的GFLOP指標在不斷提高，現(xiàn)在，TFLOP/s這一術(shù)語已經(jīng)使用的非常廣泛了。但是，在某些平臺上，峰值GFLOP/s， 即，TFLOP/s表示的器件性能信息有限。它只表示了每秒能夠完成的理論浮點加法或者乘法總數(shù)。分析表明，F(xiàn)PGA單精度浮點處理能夠超過1 TFLOP/s。

一種不太復(fù)雜的常用算法是FFT。使用單精度浮點實現(xiàn)了4096點FFT。它能夠在每個時鐘周期輸入輸出四個復(fù)數(shù)采樣。每一個FFT內(nèi)核運行速度超過80 GFLOP/s，大容量FPGA的資源支持實現(xiàn)7個這類的內(nèi)核。

但是，如圖1所示，這一FPGA的FFT算法GFLOP/s接近400 GFLOP/s。這是“按鍵式”OpenCL編譯結(jié)果，不需要FPGA專業(yè)知識。使用邏輯鎖定和DSE進行優(yōu)化，7內(nèi)核設(shè)計接近單內(nèi)核設(shè)計的Fmax，將 其GFLOP/s提升至500，超過了10 GFLOP/s每瓦。

這一每瓦GFLOP/s要比CPU或者GPU功效高很多。對比一下GPU，GPU在這些FFT長度上效率并不高，因此，沒有進行基準測試。當FFT長度達到幾十萬個點時，GPU效率才比較高，能夠為CPU提供有效的加速功能。

圖1：Altera Stratix V 5SGSD8 FPGA浮點FFT性能。

總之，實際的GFLOP/s一般只達到峰值或者理論GFLOP/s的一小部分。出于這一原因，更好的方法是采用算法來對比性能，這種算法能夠合理的表示典型應(yīng)用的特性。算法越復(fù)雜，典型實際應(yīng)用的基準測試就越具有代表性。

并不是依靠供應(yīng)商的峰值GFLOP/s指標來確定處理技術(shù)，而是使用比較復(fù)雜具有代表性的第三方評估。高性能計算理想的算法是Cholesky分解。

這一算法經(jīng)常用于線性代數(shù)，高效的解出多個方程，可以實現(xiàn)矩陣求逆功能。這一算法非常復(fù)雜，要獲得合理的結(jié)果總是要求浮點數(shù)值表示。計算需求與N3成正比，N是矩陣維度，因此，一般對處理要求很高。實際GFLOP/s取決于矩陣大小以及所要求的矩陣處理吞吐量。

表1顯示了基于Nvidia GPU指標1.35TFLOP/s的基準測試結(jié)果，使用了各種庫，以及Xilinx Virtex6 XC6VSX475T，其密度達到475K LC，這種FPGA針對DSP處理進行了優(yōu)化。用于Cholesky基準測試時，這些器件在密度上與Altera FPGA相似。

表1：田納西州大學(xué)的GPU和Xilinx FPGA Cholesky基準測試。

LAPACK和MAGMA是商用庫，而GPU GFLOP/s是指采用田納西州大學(xué)開發(fā)的OpenCL實現(xiàn)的。對于小規(guī)模矩陣，后者更優(yōu)化一些。

中等規(guī)模的Altera Stratix V FPGA (460kLE)也進行了基準測試，使用了單精度浮點Cholesky算法。如表2所示，在Stratix V FPGA上進行Cholesky算法的性能要比Xilinx結(jié)果高很多。

表2：BDTI的Altera FPGA Cholesky和QR基準測試。

應(yīng)指出，矩陣大小并不相同。田納西州大學(xué)結(jié)果是從[512×512]矩陣大小開始的。BDTI基準測試達到了[360×360]矩陣大小。原因是，矩 陣規(guī)模較小時，GPU效率非常低，因此，在這些應(yīng)用中，不應(yīng)該使用它們來加速CPU。在規(guī)模較小的矩陣時，F(xiàn)PGA的工作效率非常高。

其次，BDTI基準測試是基于每個Cholesky內(nèi)核的。每個可參數(shù)賦值的Cholesky內(nèi)核支持選擇矩陣大小，矢量大小和通道數(shù)量。矢量大小大 致決定了FPGA資源。較大的[360×360]矩陣使用了較長的矢量，支持這一FPGA中實現(xiàn)一個內(nèi)核，達到91GFLOP/s。較小的[60×60] 矩陣使用的資源更少，因此，可以實現(xiàn)兩個內(nèi)核，總共是2×39=78GFLOP/s。最小的[30×30]矩陣支持實現(xiàn)三個內(nèi)核，總共是 3×26=78GFLOP/s。

FPGA看起來更適合解決數(shù)據(jù)規(guī)模較小的問題。原因之一是因為計算負載隨N3而增大，數(shù)據(jù)I/O隨N2增大，最終，隨著數(shù)據(jù)的增加，GPU的I/O瓶 頸不再是問題。另一項考慮是吞吐量。隨著矩陣規(guī)模的增大，由于每個矩陣的處理量增大，矩陣每秒吞吐量會大幅度下降。在某些點，吞吐量變得非常低，以至于無 法滿足很多應(yīng)用的要求。在很多情況下，會分解大規(guī)模矩陣，處理每個小的子矩陣，以解決由于龐大的處理負載造成的吞吐量限制問題。