賽靈思宣布采用 28 納米工藝加速平臺(tái)開發(fā)

賽靈思宣布采用 28 納米工藝加速平臺(tái)開發(fā)

　全球可編程邏輯解決方案領(lǐng)導(dǎo)廠商賽靈思公司 (Xilinx Inc.? ) 今天宣布，為推進(jìn)可編程勢(shì)在必行之必然趨勢(shì)，正對(duì)系統(tǒng)工程師在全球發(fā)布賽靈思新一代可編程FPGA平臺(tái)。和前代產(chǎn)品相比， 全新的平臺(tái)功耗降低一半，而性能提高兩倍。通過選擇一個(gè)高性能低功耗的工藝技術(shù)，一個(gè)覆蓋所有產(chǎn)品系列的、統(tǒng)一的、可擴(kuò)展的架構(gòu)，以及創(chuàng)新的工具，賽靈思將最大限度地發(fā)揮 28 納米技術(shù)的價(jià)值， 為客戶提供具備 ASIC 級(jí)功能的 FPGA，以滿足其成本和功耗預(yù)算的需求。同時(shí)還能通過簡單的設(shè)計(jì)移植和 IP 再利用，大幅提升設(shè)計(jì)人員的生產(chǎn)力。

　　目前，過高的 ASIC 設(shè)計(jì)和制造成本、快速演化的相關(guān)標(biāo)準(zhǔn)、縮減物料清單以及對(duì)軟硬件可編程性的需求，與當(dāng)前經(jīng)濟(jì)不景氣且員工數(shù)量減少的狀況相互交織，令當(dāng)前的現(xiàn)實(shí)環(huán)境雪上加霜，迫使電子產(chǎn)品設(shè)計(jì)人員必須逐步把 FPGA 用作 ASIC 和 ASSP 的替代方案。賽靈思將上述各種趨勢(shì)的互相交織，視為可編程技術(shù)勢(shì)在必行的重要驅(qū)動(dòng)因素。

　　同時(shí)，功耗管理及其對(duì)系統(tǒng)成本和性能的影響也是當(dāng)前電子系統(tǒng)設(shè)計(jì)人員和制造商所首要關(guān)注的問題。隨著競爭日益激烈，盡力降低功耗、加強(qiáng)對(duì)熱耗散的有效管理、并同時(shí)在由價(jià)格和性能驅(qū)動(dòng)的功能方面保持領(lǐng)先等更加不可或缺。

　　賽靈思可編程平臺(tái)開發(fā)全球高級(jí)副總裁 Victor Peng 指出：“在 28 納米這個(gè)節(jié)點(diǎn)上，靜態(tài)功耗是器件總功耗的重要組成部分，有時(shí)甚至是決定性的因素。由于提高可用系統(tǒng)性能和功能的關(guān)鍵在于控制功耗，因此為了實(shí)現(xiàn)最高功效，首先必須選用適合的工藝技術(shù)。我們選擇了***半導(dǎo)體制造有限公司 (TSMC)和三星(Samsung)的高介電層/金屬閘 (high-k metal gate)高性能低功耗工藝技術(shù)，以使新一代 FPGA 能最大限度地降低靜態(tài)功耗，確保發(fā)揮28 納米技術(shù)所帶來的最佳性能和功能優(yōu)勢(shì)?！?/P>

　　與標(biāo)準(zhǔn)的高性能工藝技術(shù)相比，高性能低功耗工藝技術(shù)使得 FPGA 的靜態(tài)功耗降低了 50%，較低的靜態(tài)功耗可讓賽靈思向客戶交付業(yè)界功耗最低的 FPGA，且比前代器件的總功耗減少 50%。同時(shí)，新一代開發(fā)工具通過創(chuàng)新時(shí)鐘管理技術(shù)可將動(dòng)態(tài)功耗降低 20%，而對(duì)賽靈思業(yè)界領(lǐng)先的部分重配置技術(shù)的增強(qiáng)，將幫助設(shè)計(jì)人員進(jìn)一步降低33%的功耗和系統(tǒng)成本。

　　為解決互聯(lián)層面上的系統(tǒng)性能瓶頸問題，賽靈思將提供業(yè)界最高性能的接口，充分滿足客戶對(duì)高帶寬芯片間、板間和設(shè)備間互聯(lián)的需求。由于客戶日益將 FPGA 用作其系統(tǒng)的主要(乃至核心)器件，因而互聯(lián)接口就變得尤為重要，同時(shí)其也決定著在 ASIC 和 ASSP 方案不適用時(shí)，新一代FPGA 將如何幫助客戶構(gòu)建系統(tǒng)。

　　保障 IP 和設(shè)計(jì)投資

　　工具的改善再加之統(tǒng)一的 ASMBL 架構(gòu)可提高效率，進(jìn)而減少對(duì)設(shè)計(jì)方案的修改需求，調(diào)節(jié)高性能和低成本器件之間的轉(zhuǎn)換，并在 Spartan-6 和 Virtex-6 FPGA 客戶今后開發(fā)新一代產(chǎn)品時(shí)簡化其設(shè)計(jì)方案的移植。

　　統(tǒng)一的架構(gòu)可使賽靈思得以實(shí)現(xiàn)其“可插接 IP”的愿景，從而幫助客戶保障其 IP 投資，并更方便地推出滿足多種終端市場需求的產(chǎn)品系列?？刹褰?IP 和架構(gòu)統(tǒng)一還能通過降低 IP 開發(fā)成本創(chuàng)建規(guī)模更大、響應(yīng)性更強(qiáng)的業(yè)界集群，最終支持賽靈思通過目標(biāo)設(shè)計(jì)平臺(tái)加速創(chuàng)新和降低開發(fā)成本的戰(zhàn)略。

　　為支持 IP 模塊的互聯(lián)和嵌入式系統(tǒng)的構(gòu)建，賽靈思于2009 年 10 月宣布與 ARM 合作開發(fā)新一代 AMBA AXI? 規(guī)范且擴(kuò)展支持 FPGA 實(shí)施方案，這將為軟硬件設(shè)計(jì)人員提供經(jīng)實(shí)踐檢驗(yàn)、廣泛采用的標(biāo)準(zhǔn)，進(jìn)一步推進(jìn) IP 的開發(fā)和重用。

　加速平臺(tái)發(fā)展，推動(dòng)可編程技術(shù)勢(shì)在必行之發(fā)展趨勢(shì)

　　隨著 ASIC 和 ASSP變得只適用于那些最大批量規(guī)模的應(yīng)用，賽靈思積極致力于的降低總功耗的努力，在全面發(fā)掘 FPGA 的可用潛力以幫助系統(tǒng)支持多種應(yīng)用方面就越發(fā)重要。例如，便攜式醫(yī)療設(shè)備需要降低價(jià)格、縮減尺寸、降低靜態(tài)功耗以支持電池供電操作，同時(shí)還要減少熱耗散以便滿足航空航天和國防領(lǐng)域在高性能計(jì)算、電子戰(zhàn)和雷達(dá)系統(tǒng)方面較高的性能需求。而太空與國防領(lǐng)域的應(yīng)用則需要借助降低散熱來提升性能，讓電子作戰(zhàn)與雷達(dá)系統(tǒng)具備更高性能的運(yùn)算能力。

　　全新硅器件和開發(fā)工具將構(gòu)成賽靈思和第三方合作伙伴共同推出的新一代目標(biāo)設(shè)計(jì)平臺(tái)的基礎(chǔ)平臺(tái)，并將提供只有借助賽靈思的工藝技術(shù)、架構(gòu)和工具創(chuàng)新才能實(shí)現(xiàn)的“超高端 FPGA”。

　　超高端 FPGA 集成了較高的串行 I/O 帶寬，邏輯密度比目前高端 FPGA 的邏輯密度高一倍多，而且采用高帶寬接口支持新一代存儲(chǔ)技術(shù)。這樣，電信系統(tǒng)開發(fā)人員就能用它來替代單個(gè)大型 ASIC 或 ASSP 芯片組，滿足以下應(yīng)用的需求：

　　· 電信系統(tǒng)的高端 Tb 級(jí)交換結(jié)構(gòu)：超高端 FPGA 可通過集成全球最高帶寬的串行 I/O 來支持 1Tbps 全雙工交換機(jī)的單芯片實(shí)施方案，其邏輯密度比目前的 FPGA 翻了一番，而且高帶寬接口可支持新一代存儲(chǔ)技術(shù)以最終取代單個(gè)大型 ASIC 或ASSP 芯片組。

　　· 400G 光傳輸網(wǎng)絡(luò) (OTN) 線路卡：單部超高端 FPGA 所執(zhí)行的帶寬足以支持多個(gè) 40G 或 100G 單芯片實(shí)施方案以替代線路卡上的多個(gè) ASSP。