1、ASIC設(shè)計流程
ASIC(專用集成電路)的設(shè)計如下,F(xiàn)ront-end部分是前端設(shè)計,Back-end部分是后端設(shè)計。
圖片來源:學(xué)堂在線《IC設(shè)計與方法》
Funct.Spec代表設(shè)計需求,在具體設(shè)計需求提出后,編寫RTL代碼(Verilog代碼設(shè)計電路的一種設(shè)計類別);RTL代碼編譯完成,進(jìn)行Function.Simul,即仿真;仿真結(jié)束后,進(jìn)行邏輯綜合(Logic Synth.),將Verilog代碼轉(zhuǎn)化為電路,術(shù)語稱該電路為門級網(wǎng)單(Gate-Level Net.)。
邏輯綜合(Logic Synth.)過程需要約束(Stat. Wire Model)以產(chǎn)生規(guī)定條件下的電路。具體電路設(shè)計完成后,需進(jìn)行門級仿真(Gate-Lev.Sim),以檢查電路設(shè)計是否出現(xiàn)失誤。
門級網(wǎng)單確定后,進(jìn)入后端設(shè)計。首先是布局規(guī)劃(Floorplanning),擺放門級網(wǎng)單中的各個元器件位置。然后是布局和布線(Place&Route),將各個元器件連接。最后產(chǎn)生電路的版圖(Layout)。
在將電路的版圖加工制造前,為防止后端設(shè)計失誤,需要進(jìn)行驗證。驗證前需提取版圖的寄生參數(shù)(Parasitic Extrac.),寄生參數(shù)包括導(dǎo)線的寄生電容、寄生電感、寄生電阻,寄生參數(shù)會造成信號傳輸延時、失真、干擾。驗證中,將寄生參數(shù)反標(biāo)到門級網(wǎng)單上,再次做門級仿真(Gate-Lev.Sim)。最終的仿真結(jié)果沒有問題后,電路版圖可以用于加工制造。
2、邏輯綜合
芯片代碼仿真的下一步是邏輯綜合,邏輯綜合將Verilog代碼轉(zhuǎn)化為電路圖。邏輯綜合的目的是決定門級結(jié)構(gòu),尋求時序、面積、功耗的平衡。尋求平衡的方式有兩種:約束驅(qū)動和路徑驅(qū)動。
約束驅(qū)動是平衡面積和速度的方式。一個廠家(如TSMC)的一種工藝條件(如0.18um工藝)下,芯片的速度快和面積小相互制約,速度更快的芯片需要更大的面積,面積更小的芯片速度更慢。不同廠家的同種工藝面積和速度的制約程度不一定相同,有經(jīng)驗的設(shè)計人員可以選擇合適的廠家尋求最優(yōu)的面積和速度。
圖片來源:學(xué)堂在線《IC設(shè)計與方法》
路徑驅(qū)動是將電路中的元器件以最優(yōu)的方式連接。
圖片來源:學(xué)堂在線《IC設(shè)計與方法》
邏輯綜合過程可運用預(yù)先設(shè)計完成的邏輯單元,提高設(shè)計效率。邏輯單元包括標(biāo)準(zhǔn)單元和宏單元。標(biāo)準(zhǔn)單元的尺寸有一定的標(biāo)準(zhǔn),包括基本門電路、寄存器等。宏單元功能相對復(fù)雜,難以在固定高度內(nèi)安裝,包括RAM存儲器、ROM存儲器、數(shù)值運算單元等。
標(biāo)準(zhǔn)單元的名稱詳細(xì),如ARM UMC L180GⅡ 1.8V標(biāo)準(zhǔn)單元庫表示:由ARM公司(個人理解:設(shè)計公司)提供的,針對UMC(聯(lián)華電子公司,個人理解:制造公司)廠家的,針對邏輯工藝的,180nm(0.18um)的,GⅡ工藝的,1.8V的標(biāo)準(zhǔn)單元庫。
標(biāo)準(zhǔn)單元包括元器件數(shù)量多,ARM UMC L180GⅡ 1.8V標(biāo)準(zhǔn)單元庫包含124種元器件,數(shù)量為470個。
邏輯綜合過程還需進(jìn)行靜態(tài)時序分析。靜態(tài)時序分析的前提是觸發(fā)器使用同一時鐘,即全同步電路。靜態(tài)時序分析的準(zhǔn)則為:
時鐘周期>Clockto Q+穿越組合邏輯電路的最長延時+Set up
其中Clock to Q是時鐘沿出現(xiàn)到觸發(fā)器輸出信號的延時,Set up時間是下一級觸發(fā)器輸入信號穩(wěn)定建立的延時。
圖片來源:學(xué)堂在線《IC設(shè)計與方法》
當(dāng)靜態(tài)時序分析的準(zhǔn)則成立時,時序邏輯電路可以穩(wěn)定工作。
審核編輯 :李倩
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原文標(biāo)題:芯片設(shè)計相關(guān)介紹(23)——ASIC設(shè)計流程和邏輯綜合
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