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分析了在超深亞微米階段，串?dāng)_對高性能芯片設(shè)計的影響，介紹了消除串?dāng)_影響的方法。
??? 關(guān)鍵詞：串?dāng)_，布線，關(guān)鍵路徑，超深亞微米
在超深亞微米階段（0．18μm以下），如何保證信號的完整越來越重要，而由信號完整性引起的邏輯和時序問題，常使芯片不能實(shí)現(xiàn)時序的正確收斂，或在測試過程中不能正常工作。串?dāng)_就是最常見的信號完整性問題。當(dāng)兩個或兩個以上的布線路徑存在一定距離并呈并行分布時，彼此之間就存在把脈沖從一個節(jié)點(diǎn)傳到另一個節(jié)點(diǎn)的耦合電容（Coupling Capacitance），串?dāng)_由此而來。
隨著每次超深亞微米（Ultra Deep Sub Micron，UDSM）新工藝技術(shù)的出現(xiàn)，特性尺寸、線寬和線間距都將進(jìn)一步縮小，設(shè)計人員都想在裸片保持不變的情況下，把更多功能擠進(jìn)片上系統(tǒng)中，這無疑將大大增加布線的復(fù)雜度，使得線路更加擁擠。由于金屬阻抗與其寬度成反比，為追求更小的阻抗，金屬線的厚度不斷地增加，層數(shù)也不斷增加，且金屬線的長度比以往更長。這種趨勢導(dǎo)致金屬之間的交叉耦合電容增加。另外，由于芯片上疊加了更多的金屬層，高金屬層與基底層之間的距離加大，從而減小了對地的電容量，從而使金屬線之間交叉耦合電容的比重不斷上升，串?dāng)_效應(yīng)對復(fù)雜數(shù)字電路的影響也越來越大。
當(dāng)串?dāng)_產(chǎn)生的噪聲傳輸?shù)揭粋€鎖存器（觸發(fā)器、寄存器）的輸入，會引起邏輯的異常改變而導(dǎo)致邏輯運(yùn)算出錯。但串?dāng)_產(chǎn)生的噪聲一般不成為問題。通過分析各個單元的噪聲傳輸模型，可使必須要有額外間距的串?dāng)_敏感網(wǎng)絡(luò)的數(shù)量減少。噪聲傳輸模型在輸入波形的基礎(chǔ)上定義了輸出波形的峰值與寬度，如果輸入波形的峰值和寬度小于分析所確定的門限值，那么，噪聲就無法通過該單元。
依據(jù)攻擊網(wǎng)和受害網(wǎng)的信號傳輸方向，串?dāng)_對時延的影響可分為以下兩種：（1）兩者傳輸方向相反，會導(dǎo)致受害網(wǎng)時延增加。（2）兩者傳輸方向相同，會導(dǎo)致受害網(wǎng)時延減少。
串?dāng)_對時序的影響，將導(dǎo)致高速芯片不能以最快速度工作。因?yàn)椤笆芎Α本W(wǎng)的時序是通過門電路的時延、相互連接的延遲以及相鄰網(wǎng)的狀態(tài)決定的，因此，由串?dāng)_產(chǎn)生的時序問題微妙而復(fù)雜。每個周期都存在延遲，而不僅僅是互連引起的延遲，這些延遲的變化會造成時序無法收斂。
要準(zhǔn)確說明串?dāng)_對延遲的影響，設(shè)計人員需要特殊技術(shù)來處理UDSM設(shè)計中的大量寄生數(shù)據(jù)，如攻擊信號和受害信號之間復(fù)雜的時序和邏輯關(guān)系等。分析串?dāng)_引起的延遲首先從確認(rèn)潛在受害信號網(wǎng)絡(luò)開始。通過高級互連分析技術(shù)，串?dāng)_分析工具可對設(shè)計進(jìn)行分析，找出干擾噪聲超過規(guī)定限度的網(wǎng)絡(luò)。接著，計算每個受害網(wǎng)絡(luò)的典型延遲，同時，所有可能的攻擊網(wǎng)絡(luò)保持靜止?fàn)顟B(tài)；然后，串?dāng)_分析工具將攻擊網(wǎng)絡(luò)的方向轉(zhuǎn)換為與受害網(wǎng)絡(luò)相反，計算出受害網(wǎng)絡(luò)最大延遲增加量，最后再將攻擊網(wǎng)方向轉(zhuǎn)換為與受害網(wǎng)相同，計算最大延遲減少量。
2 串?dāng)_避免（Crosstalk Avoidance）
串?dāng)_分析完畢后，就需要對其進(jìn)行處理，典型的方法包括加入緩沖、重新設(shè)計單元、對受害網(wǎng)重新進(jìn)行布線。一般情況下不采用插入緩沖器的方法，因?yàn)樗鼤腩~外的時延，可能會在關(guān)鍵路徑（最大或最小時延路徑）引起時序錯誤，而且它還會增加總的芯片功率；重新布線，簡單講就是將金屬線從一處移至另一處，這樣就可以將經(jīng)分析已知的串?dāng)_問題解決，然而由于金屬線的移動，可能會在別處產(chǎn)生新的串?dāng)_問題及關(guān)鍵路徑；重新設(shè)計單元是最為有效的方法，因?yàn)楸惶鎿Q的單元對于整個版圖設(shè)計來講，僅有局部的影響，在與周圍的單元連接時，只需要對準(zhǔn)各個信號接口即可。
目前，布線后再進(jìn)行串?dāng)_分析的做法已經(jīng)無法滿足設(shè)計要求。從復(fù)雜的布局到具體的布線，都要求在設(shè)計的各個階段開展信號完整性分析。設(shè)計工程師使用不同工具時應(yīng)全面考慮信號完整性、時序、功率和芯片面積等問題。當(dāng)出現(xiàn)串?dāng)_問題時，這些工具必須能確定解決串?dāng)_問題的自動化設(shè)計方法，同時不影響其它設(shè)計參數(shù)。
2．1 整體布局
任何解決串?dāng)_問題的有效方法都包括對串?dāng)_的預(yù)測，從而在設(shè)計的初期就注意減少串?dāng)_的發(fā)生。對于那些無法避免串?dāng)_的線路要進(jìn)行修改，盡量減少串?dāng)_。
在整體布局階段，通過串?dāng)_敏感靜態(tài)時序分析工具，對關(guān)鍵路徑上串?dāng)_所能造成的影響進(jìn)行估計。由于在布局階段，信號間的連接情況及布線結(jié)構(gòu)存在著不確定性，因此，很難準(zhǔn)確判斷還未具體布線的金屬線之間的串?dāng)_效應(yīng)。但如果具體布線時按照全局設(shè)想的那樣進(jìn)行，則對串?dāng)_的估計就相當(dāng)準(zhǔn)確。然而，現(xiàn)有的布線技術(shù)還不能保證具體的布線工具能按照全局布線器所指定的路徑進(jìn)行布線，且保證連接良好。對于那些布線面積很小的高性能設(shè)計來說，這種限制更加明顯，其最終結(jié)果是全局布線階段所進(jìn)行的串?dāng)_分析失效。
一個實(shí)際的方法是全局布線器將各個信號網(wǎng)分配到全局布線單元，這些單元以各層可用空間為邊界，然后根據(jù)布線規(guī)則完成各個單元的布線，以及單元之間的信號連接。使用統(tǒng)計學(xué)的方法，各個單元間的耦合效應(yīng)可以被估計出來，然后再使用靜態(tài)時序分析工具，決定單元中哪些信號網(wǎng)處于關(guān)鍵路徑中。一旦串?dāng)_敏感網(wǎng)絡(luò)被確定，就可以使用額外的布線空間來降低串?dāng)_。
如圖2所示，串?dāng)_敏感信號網(wǎng)跨接了兩個金屬層，所以在兩金屬層中分別加寬其與同層金屬線的間距，這樣即可減輕串?dāng)_的影響。
2．2 合理確定間距
對于在整體布局階段被預(yù)測到的串?dāng)_，可采取多種措施來降低其影響。一個最簡單實(shí)效的方法是加大間距。測試表明，如果一個信號網(wǎng)一邊的間距增大一倍，串?dāng)_效應(yīng)就可減輕一半。如果信號網(wǎng)兩邊的間距都增大一倍，則串?dāng)_可減輕3／4。
然而，布線資源是非常有限的，要在有限的面積中完成要求的功能并避免串?dāng)_，對于設(shè)計者來說是非常大的挑戰(zhàn)，且設(shè)計者必須注意，間距首先應(yīng)符合設(shè)計規(guī)則，這是由生產(chǎn)工藝所決定的。在具體布線時，只有在滿足規(guī)則的基礎(chǔ)上，才能考慮使用增加空間間距的方法來降低串?dāng)_。所以，在設(shè)計中要做到合理確定間距，設(shè)計者不僅要使用在布局及布線中能解決問題的工具，更需要平時在設(shè)計中不斷積累實(shí)踐經(jīng)驗(yàn)。
由于現(xiàn)有的工具還不能在布局階段解決所有的串?dāng)_問題，再加上布線的復(fù)雜性及不確定性，仍有必要在布線后對串?dāng)_進(jìn)行分析。但需要注意，布線后的校正操作要十分謹(jǐn)慎，否則會引發(fā)更多問題。最新的布局和布線工具支持布線后插入緩沖器及加入其它修復(fù)措施，把對其它節(jié)點(diǎn)的影響降到最小程度，但如果你的布線工具不具備這個功能，布線中試圖解決串?dāng)_反而會引起新的問題。
3 結(jié)束語
及早解決由串?dāng)_引起的對邏輯功能和時序的影響，對于今后設(shè)計更高性能的芯片十分有益。從這一點(diǎn)來講，設(shè)計中加入串?dāng)_避免的方法是極有必要的。
??? 關(guān)鍵詞：串?dāng)_，布線，關(guān)鍵路徑，超深亞微米
在超深亞微米階段（0．18μm以下），如何保證信號的完整越來越重要，而由信號完整性引起的邏輯和時序問題，常使芯片不能實(shí)現(xiàn)時序的正確收斂，或在測試過程中不能正常工作。串?dāng)_就是最常見的信號完整性問題。當(dāng)兩個或兩個以上的布線路徑存在一定距離并呈并行分布時，彼此之間就存在把脈沖從一個節(jié)點(diǎn)傳到另一個節(jié)點(diǎn)的耦合電容（Coupling Capacitance），串?dāng)_由此而來。
隨著每次超深亞微米（Ultra Deep Sub Micron，UDSM）新工藝技術(shù)的出現(xiàn)，特性尺寸、線寬和線間距都將進(jìn)一步縮小，設(shè)計人員都想在裸片保持不變的情況下，把更多功能擠進(jìn)片上系統(tǒng)中，這無疑將大大增加布線的復(fù)雜度，使得線路更加擁擠。由于金屬阻抗與其寬度成反比，為追求更小的阻抗，金屬線的厚度不斷地增加，層數(shù)也不斷增加，且金屬線的長度比以往更長。這種趨勢導(dǎo)致金屬之間的交叉耦合電容增加。另外，由于芯片上疊加了更多的金屬層，高金屬層與基底層之間的距離加大，從而減小了對地的電容量，從而使金屬線之間交叉耦合電容的比重不斷上升，串?dāng)_效應(yīng)對復(fù)雜數(shù)字電路的影響也越來越大。
1 串?dāng)_效應(yīng)（Crosstalk Effect）
圖1所示電路包含了三個信號網(wǎng)（A，B，C），它們間通過電容C1，C2耦合。
為了便于說明，先定義“攻擊”網(wǎng)（Aggressor）和“受害”網(wǎng)（Victim）：由于自身的邏輯電平發(fā)生變化，通過電容耦合而對其他信號產(chǎn)生影響的信號網(wǎng)稱為“攻擊”網(wǎng)。受到影響而導(dǎo)致自身邏輯電平發(fā)生異常的信號網(wǎng)稱為“受害”網(wǎng)。
如果一個“攻擊”節(jié)網(wǎng)信號發(fā)生變化，可導(dǎo)致鄰近的“受害”網(wǎng)瞬態(tài)呈現(xiàn)一個異常的邏輯值，即噪聲。對于每個信號網(wǎng)來說，可能存在多個攻擊信號網(wǎng)，電路分析時，如果將各個攻擊網(wǎng)都考慮進(jìn)去，則必然要消耗大量的時間和計算資源。因此，通常串?dāng)_分析工具將各個攻擊網(wǎng)的噪聲峰值統(tǒng)加起來后，再應(yīng)用到受害網(wǎng)（對受害網(wǎng)來說，這屬于最壞情況）。
當(dāng)串?dāng)_產(chǎn)生的噪聲傳輸?shù)揭粋€鎖存器（觸發(fā)器、寄存器）的輸入，會引起邏輯的異常改變而導(dǎo)致邏輯運(yùn)算出錯。但串?dāng)_產(chǎn)生的噪聲一般不成為問題。通過分析各個單元的噪聲傳輸模型，可使必須要有額外間距的串?dāng)_敏感網(wǎng)絡(luò)的數(shù)量減少。噪聲傳輸模型在輸入波形的基礎(chǔ)上定義了輸出波形的峰值與寬度，如果輸入波形的峰值和寬度小于分析所確定的門限值，那么，噪聲就無法通過該單元。
依據(jù)攻擊網(wǎng)和受害網(wǎng)的信號傳輸方向，串?dāng)_對時延的影響可分為以下兩種：（1）兩者傳輸方向相反，會導(dǎo)致受害網(wǎng)時延增加。（2）兩者傳輸方向相同，會導(dǎo)致受害網(wǎng)時延減少。
串?dāng)_對時序的影響，將導(dǎo)致高速芯片不能以最快速度工作。因?yàn)椤笆芎Α本W(wǎng)的時序是通過門電路的時延、相互連接的延遲以及相鄰網(wǎng)的狀態(tài)決定的，因此，由串?dāng)_產(chǎn)生的時序問題微妙而復(fù)雜。每個周期都存在延遲，而不僅僅是互連引起的延遲，這些延遲的變化會造成時序無法收斂。
要準(zhǔn)確說明串?dāng)_對延遲的影響，設(shè)計人員需要特殊技術(shù)來處理UDSM設(shè)計中的大量寄生數(shù)據(jù)，如攻擊信號和受害信號之間復(fù)雜的時序和邏輯關(guān)系等。分析串?dāng)_引起的延遲首先從確認(rèn)潛在受害信號網(wǎng)絡(luò)開始。通過高級互連分析技術(shù)，串?dāng)_分析工具可對設(shè)計進(jìn)行分析，找出干擾噪聲超過規(guī)定限度的網(wǎng)絡(luò)。接著，計算每個受害網(wǎng)絡(luò)的典型延遲，同時，所有可能的攻擊網(wǎng)絡(luò)保持靜止?fàn)顟B(tài)；然后，串?dāng)_分析工具將攻擊網(wǎng)絡(luò)的方向轉(zhuǎn)換為與受害網(wǎng)絡(luò)相反，計算出受害網(wǎng)絡(luò)最大延遲增加量，最后再將攻擊網(wǎng)方向轉(zhuǎn)換為與受害網(wǎng)相同，計算最大延遲減少量。
2 串?dāng)_避免（Crosstalk Avoidance）
串?dāng)_分析完畢后，就需要對其進(jìn)行處理，典型的方法包括加入緩沖、重新設(shè)計單元、對受害網(wǎng)重新進(jìn)行布線。一般情況下不采用插入緩沖器的方法，因?yàn)樗鼤腩~外的時延，可能會在關(guān)鍵路徑（最大或最小時延路徑）引起時序錯誤，而且它還會增加總的芯片功率；重新布線，簡單講就是將金屬線從一處移至另一處，這樣就可以將經(jīng)分析已知的串?dāng)_問題解決，然而由于金屬線的移動，可能會在別處產(chǎn)生新的串?dāng)_問題及關(guān)鍵路徑；重新設(shè)計單元是最為有效的方法，因?yàn)楸惶鎿Q的單元對于整個版圖設(shè)計來講，僅有局部的影響，在與周圍的單元連接時，只需要對準(zhǔn)各個信號接口即可。
目前，布線后再進(jìn)行串?dāng)_分析的做法已經(jīng)無法滿足設(shè)計要求。從復(fù)雜的布局到具體的布線，都要求在設(shè)計的各個階段開展信號完整性分析。設(shè)計工程師使用不同工具時應(yīng)全面考慮信號完整性、時序、功率和芯片面積等問題。當(dāng)出現(xiàn)串?dāng)_問題時，這些工具必須能確定解決串?dāng)_問題的自動化設(shè)計方法，同時不影響其它設(shè)計參數(shù)。
2．1 整體布局
任何解決串?dāng)_問題的有效方法都包括對串?dāng)_的預(yù)測，從而在設(shè)計的初期就注意減少串?dāng)_的發(fā)生。對于那些無法避免串?dāng)_的線路要進(jìn)行修改，盡量減少串?dāng)_。
在整體布局階段，通過串?dāng)_敏感靜態(tài)時序分析工具，對關(guān)鍵路徑上串?dāng)_所能造成的影響進(jìn)行估計。由于在布局階段，信號間的連接情況及布線結(jié)構(gòu)存在著不確定性，因此，很難準(zhǔn)確判斷還未具體布線的金屬線之間的串?dāng)_效應(yīng)。但如果具體布線時按照全局設(shè)想的那樣進(jìn)行，則對串?dāng)_的估計就相當(dāng)準(zhǔn)確。然而，現(xiàn)有的布線技術(shù)還不能保證具體的布線工具能按照全局布線器所指定的路徑進(jìn)行布線，且保證連接良好。對于那些布線面積很小的高性能設(shè)計來說，這種限制更加明顯，其最終結(jié)果是全局布線階段所進(jìn)行的串?dāng)_分析失效。
一個實(shí)際的方法是全局布線器將各個信號網(wǎng)分配到全局布線單元，這些單元以各層可用空間為邊界，然后根據(jù)布線規(guī)則完成各個單元的布線，以及單元之間的信號連接。使用統(tǒng)計學(xué)的方法，各個單元間的耦合效應(yīng)可以被估計出來，然后再使用靜態(tài)時序分析工具，決定單元中哪些信號網(wǎng)處于關(guān)鍵路徑中。一旦串?dāng)_敏感網(wǎng)絡(luò)被確定，就可以使用額外的布線空間來降低串?dāng)_。
如圖2所示，串?dāng)_敏感信號網(wǎng)跨接了兩個金屬層，所以在兩金屬層中分別加寬其與同層金屬線的間距，這樣即可減輕串?dāng)_的影響。
2．2 合理確定間距
對于在整體布局階段被預(yù)測到的串?dāng)_，可采取多種措施來降低其影響。一個最簡單實(shí)效的方法是加大間距。測試表明，如果一個信號網(wǎng)一邊的間距增大一倍，串?dāng)_效應(yīng)就可減輕一半。如果信號網(wǎng)兩邊的間距都增大一倍，則串?dāng)_可減輕3／4。
由于現(xiàn)有的工具還不能在布局階段解決所有的串?dāng)_問題，再加上布線的復(fù)雜性及不確定性，仍有必要在布線后對串?dāng)_進(jìn)行分析。但需要注意，布線后的校正操作要十分謹(jǐn)慎，否則會引發(fā)更多問題。最新的布局和布線工具支持布線后插入緩沖器及加入其它修復(fù)措施，把對其它節(jié)點(diǎn)的影響降到最小程度，但如果你的布線工具不具備這個功能，布線中試圖解決串?dāng)_反而會引起新的問題。
3 結(jié)束語
及早解決由串?dāng)_引起的對邏輯功能和時序的影響，對于今后設(shè)計更高性能的芯片十分有益。從這一點(diǎn)來講，設(shè)計中加入串?dāng)_避免的方法是極有必要的。
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