檢驗更新單元設(shè)計 - 基于FPGA的全新DSC并行譯碼器設(shè)計及理論

根據(jù)式(2)可知，更新校驗節(jié)點信息需要求絕對值、求符號、排序找出最小值、移位和加運算這4個步驟。在式(2)中，雖然選擇合適的η可以將乘法全部轉(zhuǎn)化成移位和加法運算，但是大量的移位操作會占用過多的時鐘周期，因此在CNU模塊的移位/加運算中采用“流水移位/加運算”的方式，這樣不但提高了時鐘利用率、運算效率，也降低了FPGA資源的消耗。

CNU的原理框圖如圖6所示，由于H矩陣非規(guī)則，所以設(shè)計了兩種變量信息組合方式。

其中，v_mem6、v_mem7分別表示與度為6、7的校驗節(jié)點相連的變量節(jié)點信息， c_mem表示更新后的校驗節(jié)點信息。

3 DSC譯碼器設(shè)計結(jié)果分析

3.1 DSC譯碼器結(jié)構(gòu)分析

通常情況下，串行譯碼的譯碼效率最低，全并行譯碼器的譯碼效率最高，但是FPGA有限的邏輯資源限制了這種方法的實用性。為了平衡FPGA資源的利用率和譯碼器的譯碼效率，本文采用部分并行的思想設(shè)計譯碼器。

由于本文的H矩陣是非規(guī)則的，不同度的節(jié)點組合在一起消耗的FPGA資源不一樣。綜合考慮運算量、FPGA資源、占用時鐘周期等因素，設(shè)計VNU中組合一、組合二的結(jié)構(gòu)如表2、表3所示。

從表2、表3中可以看出組合一的并行度是77，組合二的并行度是46。所以VNU組合一經(jīng)過26個狀態(tài)以及VNU組合二經(jīng)過1個狀態(tài)可以完全更新變量節(jié)點。

設(shè)計CNU中組合一、組合二的結(jié)構(gòu)如表4、表5所示。從表4、表5中可以看出組合一的并行度是36，組合二的并行度是38，所以CNU組合一經(jīng)過1個狀態(tài)以及CNU組合二經(jīng)過26個狀態(tài)可以完全更新校驗節(jié)點。

3.2 DSC譯碼器時序圖

為了驗證該DSC譯碼器設(shè)計的可行性，在MATLAB中隨機產(chǎn)生一段二進(jìn)制信息序列，先進(jìn)行LDPC編碼，再進(jìn)行AWGN信道加噪和BPSK調(diào)制，得到初始化信息，然后作10 bits均勻量化，將量化結(jié)果存入Block RAM中作為譯碼器輸入。

該譯碼器正確譯碼一次的主要信號時序圖如圖7所示(為了清晰地顯示信號，故將圖中的信號名重寫)。信號的含義如下：clk表示譯碼器的全局時鐘，rst表示譯碼器的全局復(fù)位，out_flag表示譯碼輸出標(biāo)志，out_en表示譯碼輸出使能，iter_counter表示譯碼迭代次數(shù)，check表示譯碼判決信號，data_out表示譯碼輸出。圖7(b)、圖7(c)是圖7(a)中a、b局部放大后的圖。

從圖7(b)可以看出該譯碼器經(jīng)過10次循環(huán)迭代后，判決信息輸出為0，說明譯碼器譯碼正確。對比MATLAB產(chǎn)生的二進(jìn)制信息序列，表明譯碼輸出結(jié)果與產(chǎn)生的二進(jìn)制信息序列完全一致，至此證明了該譯碼器設(shè)計是正確的。

3.3 DSC系統(tǒng)壓縮性能

一般而言，信源的交叉概率越大，正確譯碼所需的校驗位個數(shù)越多。為驗證本文設(shè)計的DSC系統(tǒng)的壓縮性能，通過改變信源的交叉概率測試正確譯碼需要的校驗位個數(shù)，并與MATLAB中設(shè)計的DSC系統(tǒng)對比。本文設(shè)計的DSC系統(tǒng)與MATLAB中設(shè)計的DSC系統(tǒng)壓縮性能對比如圖8所示。

從圖8中可知，在FPGA和MATLAB實現(xiàn)的DSC系統(tǒng)中，正確譯碼所需的校驗位個數(shù)都隨交叉概率增加而增加。當(dāng)交叉概率相同時，本文設(shè)計實現(xiàn)的DSC系統(tǒng)比MATLAB仿真的DSC系統(tǒng)需要更多的校驗位才能正確譯碼，主要原因是受FPGA資源限制導(dǎo)致量化位數(shù)不夠并且FPGA在布局布線時有延遲。

該DSC高速譯碼器在Xilinx XC7VX485T上實現(xiàn)，ISE完成布局布線消耗的FPGA資源如表6所示。

經(jīng)過時序約束，譯碼器最大工作頻率f可達(dá)195.048 MHz，譯出一個碼字需要169個時鐘。根據(jù)吞吐率計算公式N×f/(k×T)，其中N是碼長，f是時鐘工作頻率，k是最大譯碼迭代次數(shù)，T是譯出一個碼字的周期，則譯碼吞吐率可達(dá)197 Mb/s。

4 結(jié)束語

本文針對當(dāng)前DSC譯碼器譯碼實時性差、譯碼效率低等因素設(shè)計了一種全新的、高速部分并行的DSC譯碼器，并在Xilinx XC7VX485T芯片上實現(xiàn)，在設(shè)計時最大限度平衡了FPGA資源、譯碼復(fù)雜度和譯碼效率。該DSC譯碼器的設(shè)計具有一般性、便于移植等特點，其高達(dá)197 Mb/s的吞吐率，使該DSC譯碼器具有較強的工程實用性。