多通道連接 - 基于LPDDR4多通道規(guī)范可以改善系統(tǒng)性能

串行連接也不太適合于POP實(shí)現(xiàn)。它的確能節(jié)省一些DQ引腳，但由于DRAM器件共享了數(shù)據(jù)總線(xiàn)，它所提供的帶寬只有其他解決方案的一半，該方法的吸引力較低。

共享CA適合于DDR系統(tǒng)，多通道連接使得設(shè)計(jì)團(tuán)隊(duì)能夠從LPDDR4中獲取最大好處。

管理具有多通道連接的2裸片和4裸片封裝包
在LPDDR4的實(shí)施中，最常見(jiàn)的方式是在單個(gè)封裝包中使用2個(gè)LPDDR4裸片，該包提供了4個(gè)16位通道，可實(shí)現(xiàn)8種不同拓?fù)浞桨?。在將LPDDR4器件連接至SOC的8種可能方式中，有三種特別有用的實(shí)施方案：

“真正”的4通道，雙通道加雙并行，完全并行

對(duì)于希望在其LPDDR4裝置中實(shí)現(xiàn)最大帶寬的設(shè)計(jì)團(tuán)隊(duì)，尤其是在使用較小的數(shù)據(jù)塊傳輸時(shí)，可能會(huì)考慮真正的4通道實(shí)施方案（圖9）。與其他實(shí)施方案相比，它具有最大的bank數(shù)目，以及最小的塊提取尺寸。它要求在SOC上具有24個(gè)CA引腳，可與SOC上的4個(gè)單獨(dú)的內(nèi)存控制器以及PHY一起實(shí)施。

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圖9：真正的4通道實(shí)施

雙通道加雙并行實(shí)施在全并行實(shí)施和4通道實(shí)施之間實(shí)現(xiàn)了良好折衷。對(duì)于LPDDR3-LPDDR4組合（圖10），它尤其有用。在使用LPDDR4的早期商用SOC中，大部分都采用了該配置。

雙通道加雙并行

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圖10：雙通道和并行實(shí)施

全并行實(shí)施僅采用了6個(gè)CA引腳，具有最大的DQ數(shù)（64）。然而該系統(tǒng)中僅提供了8個(gè)Bank。最小尺寸塊提取尺寸為128字節(jié)，這將會(huì)限制其在某些應(yīng)用中的實(shí)用性。由于總線(xiàn)負(fù)載或芯片級(jí)時(shí)序收斂方面的原因，可能還需要復(fù)制CA總線(xiàn)。

圖11顯示了雙裸片4通道LPDDR4多通道實(shí)施（左側(cè)）和4裸片實(shí)施（右側(cè)）的示例。LPDDR4封裝包具有4個(gè)連接的裸片，每一物理通道具有與其相連的2排(rank)內(nèi)存存儲(chǔ)體。對(duì)于該配置，要求設(shè)計(jì)團(tuán)隊(duì)在包的4個(gè)通道的每一通道的串行方向上擴(kuò)展連接。不幸的是，4裸片包未提供8通道連通性；在4裸片包上只有4個(gè)通道。

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圖11：雙裸片和4裸片實(shí)施。4裸片LPDDR4多通道和串行實(shí)施增加了DRAM容量。該解決方案與2裸片封裝包兼容

概括而言，推薦的雙裸片LPDDR4實(shí)施為：

雙通道加并行，這是LPDDR3用戶(hù)最熟悉的方案，也是可以實(shí)現(xiàn)LPDDR3/LPDDR4組合的實(shí)現(xiàn)方式；

4通道，這是最靈活并具有潛在最高性能的方案。

關(guān)于共享通道的設(shè)計(jì)推薦，通過(guò)多Bank改善LPDDR4的性能
類(lèi)似地，LPDDR4繼承了DRAM的很多特性，其存儲(chǔ)結(jié)構(gòu)由Bank構(gòu)成，每一Bank具有多行(Row)，每一行具有用于存儲(chǔ)數(shù)據(jù)的多個(gè)列(Column)。訪(fǎng)問(wèn)位于相同行內(nèi)保存在列中的數(shù)據(jù)很快，訪(fǎng)問(wèn)位于不同Bank內(nèi)不同的行也很快，但訪(fǎng)問(wèn)位于相同Bank內(nèi)的不同行則會(huì)很慢。

獨(dú)立訪(fǎng)問(wèn)其他器件的每一通道意味著，每一通道上的每一Bank可以具有不同的活動(dòng)行。對(duì)于像視頻和網(wǎng)絡(luò)包等在內(nèi)存中隨機(jī)分布的小尺寸的數(shù)據(jù)傳輸類(lèi)型而言，擁有更多的Bank能夠避免一些固有的、會(huì)限制性能的內(nèi)存時(shí)序參數(shù)。在盡可能多的Bank上傳輸數(shù)據(jù)能夠改善性能是因?yàn)樗芙档陀龅揭恍﹥?nèi)存時(shí)序參數(shù)的概率。

在系統(tǒng)中有更多的Bank，并延長(zhǎng)在每一Bank上完成命令所需的時(shí)間這一方法能夠改善性能，是由于降低了因tRRD、tFAW和tRC內(nèi)存時(shí)序參數(shù)所導(dǎo)致延遲的概率：:

tRC：內(nèi)存的行周期時(shí)間。這是觸發(fā)同一Bank中不同行所需的最小時(shí)間。

tRRD：行-行延遲。這是觸發(fā)不同Bank中不同行所需的最小時(shí)間。

tFAW：4激活窗口。該時(shí)序參數(shù)的含義是，在一個(gè)tFAW窗口內(nèi)，不能發(fā)出4個(gè)以上的激活(active)命令。LPDDR4標(biāo)準(zhǔn)將其設(shè)為tRRD的4倍，因此，對(duì)于LPDDR4，它們實(shí)際上是相同的定時(shí)約束，對(duì)于其他內(nèi)存，可能會(huì)采用tRRD和tFAW之間的不同關(guān)系。

tRC定時(shí)會(huì)導(dǎo)致很多問(wèn)題，尤其是在更快的器件中更是如此。在LPDDR4的最高速度下，tRC時(shí)間超過(guò)100時(shí)鐘周期。當(dāng)在LPDDR4的最高速度下工作時(shí)，觸發(fā)Bank中的某一行后，至少在100時(shí)鐘周期內(nèi)，tRC會(huì)阻止訪(fǎng)問(wèn)該Bank中的其他行，這樣，就會(huì)在相當(dāng)長(zhǎng)的時(shí)間內(nèi)禁止再次使用該Bank。如果具有更多的可用Bank，會(huì)降低訪(fǎng)問(wèn)因tRC時(shí)間而鎖定的Bank中新行的訪(fǎng)問(wèn)概率。

tRRD和tFAW會(huì)限制頻繁更換存儲(chǔ)體Bank的能力，設(shè)計(jì)團(tuán)隊(duì)可能希望這樣做，以避開(kāi)tRC定時(shí)參數(shù)。