并行實施 - 基于LPDDR4多通道規(guī)范可以改善系統(tǒng)性能

對于64位并行實施方案，另一問題是SOC和DRAM裸片之間的物理連接。LPDDR4 PoP封裝的管腳分配是每一角一個通道，使得封裝包上有4個通道以容納2或4個裸片。每一通道位于器件的每一角。在理想情況下，SOC內(nèi)存控制器和PHY布局應(yīng)與LPDDR4的管腳分配匹配。采用該布局，允許將通道A映射到通道A，通道B映射到通道B，C到C，D到D，使得LPDDR4 PoP封裝內(nèi)的路徑盡可能短，無交叉。該封裝布局還有助于并行4通道LPDDR4接口的物理實現(xiàn)。

用戶還應(yīng)注意傳輸是否訪問內(nèi)存中的不同頁，tRRD可能會限制較高頻率下的有效帶寬，如同前述部分中介紹的那樣。

正是由于這些原因，與4通道實施相比，設(shè)計者更傾向于選擇LPDDR4的多通道實施。

命令/地址總線
LPDDR4具有很窄的命令/地址總線（每通道僅6位寬，DDR4為20位或以上），因此，使用多個命令/地址通道的開銷低于使用其他DDR類型的開銷。在LPDDR4封裝包上獨立使用所有4個命令/地址總線，能夠提供最大的靈活性，可能還會為整個系統(tǒng)提供最高性能。

LPDDR4 PoP的SOC分割
有多種適用于LPDDR4的SOC分割方式。圖17顯示了最簡單的一種方式。這是一種同構(gòu)CPU體系結(jié)構(gòu)，它具有4個CPU和4個通道。每一CPU具有自己的方式以訪問自己的獨立通道。該體系結(jié)構(gòu)具有下述優(yōu)點：CPU不會彼此屏蔽，SOC總線更短?？申P(guān)閉未使用通道以便節(jié)省功耗。

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圖17：LPDDR4.PoP的最簡單SOC分割

然而，該體系結(jié)構(gòu)不夠靈活。如果通道A需使用通道C中的一些數(shù)據(jù)，它無法將內(nèi)存當作郵箱使用。必須通過SOC以某種方式傳輸數(shù)據(jù)。這還會使得CPU更難于執(zhí)行與負載平衡相關(guān)的共享任務(wù)。

另一方法是使每一CPU共享每一內(nèi)存（圖18）。這樣就能實現(xiàn)更加靈活的分割。對于異構(gòu)處理，它的工作表現(xiàn)更好，CPU能夠?qū)蚕頂?shù)據(jù)進行處理，但需要更多和更長的片上布線資源，這可能需要用到復(fù)雜的片上互聯(lián)系統(tǒng)。這樣就能更準確地反映實際芯片的工作方式，尤其是對具有不同CPU、GPU和其他處理單元的異構(gòu)體系結(jié)構(gòu)而言。

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圖18：共享通道，所有CPU共享所有內(nèi)存

邏輯至物理地址映射
多通道體系結(jié)構(gòu)提供了多種控制邏輯至物理地址映射的選擇。考慮如圖19所示的雙通道體系結(jié)構(gòu)。存在多種控制邏輯至物理地址映射的方式。最簡單的方式是，雙通道存儲器映射到不同的SoC地址空間（圖19）。

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圖19：使用分區(qū)內(nèi)存映射的邏輯至物理地址映射

例如，通道A可能會存放操作系統(tǒng)，并保持始終在線、始終連通的功能。通道B可能包含應(yīng)用數(shù)據(jù)，視頻緩沖和類似數(shù)據(jù)。這兩個不同的地址空間獨立且分離。這有助于功耗控制，原因在于，通道B可在不使用時關(guān)閉。

另一方式是，采用較小的連續(xù)邏輯地址區(qū)訪問內(nèi)存的不同通道（圖20），對內(nèi)存映射進行交織處理。例如，通道A為字節(jié)0~63，通道B為字節(jié)64~127，以此類推，直至遍及整個內(nèi)存空間。在整個內(nèi)存上對邏輯空間進行交錯處理。該方法有助于在2個不同通道上實現(xiàn)負載平衡，可實現(xiàn)良好性能。然而，由于始終需要兩個通道，無法關(guān)閉任一通道以降低功耗。

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圖20：交錯式內(nèi)存映射

更進一步的實施方案是使用混合內(nèi)存映射（圖21），其中，每一通道中的不同區(qū)可提供交織式訪問或非交織訪問。該混合方法可能包含一個始終在線、始終連接的內(nèi)存區(qū)，以便獲得最高性能而在2個通道之間交織的內(nèi)存區(qū)，以及用于程序存儲的高地址內(nèi)存區(qū)，這類程序與高帶寬相關(guān)。

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圖21：混合內(nèi)存映射