fpga設(shè)計

時鐘是電路的實際控制者？

時鐘是整個FPGA設(shè)計里面無法回避的事物，不能認(rèn)識時鐘也就沒法做FPGA設(shè)計。

2023-06-28 標(biāo)簽：FPGA設(shè)計計數(shù)器RTL 337 0

教你如何利用verilog輕松實現(xiàn)高分辨率DDS

上圖就是DDS的的FPGA實現(xiàn)框圖，完整的DDS還應(yīng)該在外面有DAC和低通濾波器的，然而很多時候我們是不需要這兩個的，因為上圖的DDS輸出的信號就在數(shù)字...

2023-06-28 標(biāo)簽：FPGA設(shè)計ROM低通濾波器 2069 0

FPGA設(shè)計-時序約束實例分析

現(xiàn)有一塊ADC連接到FPGA上，需要在FPGA上實現(xiàn)高速數(shù)據(jù)的讀取，那么第一步自然就是完成可靠的硬件連線

2023-06-28 標(biāo)簽：FPGA設(shè)計寄存器TTL電路 673 0

一個亞穩(wěn)態(tài)設(shè)計案例分析

CPLD規(guī)模雖小，其原理和設(shè)計方法和FPGA確是一樣的。輕視在CPLD上的投入，就有可能存在設(shè)計隱患，導(dǎo)致客戶使用產(chǎn)品時出現(xiàn)故障，從而給公司帶來不可挽回...

2023-06-27 標(biāo)簽：FPGA設(shè)計寄存器觸發(fā)器 346 0

FPGA實現(xiàn)OFDM（2）-OFDM通信的整體框圖

介紹除了OFDM外，一個完整通信鏈路中所需的其他環(huán)節(jié)，給出發(fā)射機(jī)鏈路和接收機(jī)鏈路的整體框圖，最后結(jié)合802.11a介紹相關(guān)技術(shù)指標(biāo)。

2023-06-27 標(biāo)簽：FPGA設(shè)計移位寄存器OFDM技術(shù) 1447 0

FPGA實現(xiàn)OFDM（1）-OFDM的原理是什么？

fromwiki:調(diào)制是將傳送資料對應(yīng)于載波變化的動作，可以是載波的相位、頻率、幅度、或是其組合。

2023-06-27 標(biāo)簽：FPGA設(shè)計編碼器DFT 1734 0

離散小波變換的FPGA實現(xiàn)(二)

眾所周知,小波變換的雙正交基就來自與小波函數(shù)和尺度函數(shù),而他們通過scale和平移來得到的小波函數(shù)族和尺度函數(shù)族表示了不同小波(尺度)函數(shù)的分辨率

2023-06-27 標(biāo)簽：濾波器FPGA設(shè)計小波變換 1209 0

從處理單bit跨時鐘域信號同步問題來入手

在數(shù)字電路中，跨時鐘域處理是個很龐大的問題，因此將會作為一個專題來陸續(xù)分享。今天先來從處理單bit跨時鐘域信號同步問題來入手。

2023-06-27 標(biāo)簽：FPGA設(shè)計IC設(shè)計仿真器 1497 0

在RTL編碼書寫中如何考慮時延與布線的問題呢？

分if-else,case 的各種情況分開討論,主要目的是將分支支路中 晚到的信號放到離輸出最近的一級中

2023-06-27 標(biāo)簽：FPGA設(shè)計比較器RTL 782 0

AXI實戰(zhàn)(一)-搭建簡單仿真環(huán)境

在驗證中有三個核心組件:Driver(驅(qū)動器/激勵)，Monitor（監(jiān)測器），Checker（比較器）。在這里實際上我們只需要了解其中最核心的Driv...

2023-06-27 標(biāo)簽：驅(qū)動器FPGA設(shè)計比較器 1906 0

VVAS調(diào)用HLS生成硬件加速器的主要流程介紹

我們以smartcam的預(yù)處理作為例子。xf_pp_pipeline的作用是將輸入圖像的格式從NV12轉(zhuǎn)換為BGR，再進(jìn)行減均值和歸一化操作。

2023-06-26 標(biāo)簽：FPGA設(shè)計計算機(jī)視覺opencv 1018 0

嘮一嘮解決FPGA約束中時序不收斂的問題

FPGA時序不收斂，會出現(xiàn)很多隨機(jī)性問題，上板測試大概率各種跑飛，而且不好調(diào)試定位原因，所以在上板測試前，先優(yōu)化時序，再上板。

2023-06-26 標(biāo)簽：FPGA設(shè)計寄存器RAM 2385 0

FPGA設(shè)計衍生時鐘約束和時鐘分組約束設(shè)置

FPGA設(shè)計中，時序約束對于電路性能和可靠性非常重要。

2023-06-26 標(biāo)簽：FPGA設(shè)計時序約束Vivado 1485 0

在Vivado中如何寫入FPGA設(shè)計主時鐘約束？

在FPGA設(shè)計中，時序約束的設(shè)置對于電路性能和可靠性都至關(guān)重要。

2023-06-26 標(biāo)簽：收發(fā)器FPGA設(shè)計時序約束 1798 0

FPGA時序約束理論篇之時序路徑與時序模型

典型的時序路徑有4類，如下圖所示，這4類路徑可分為片間路徑（標(biāo)記①和標(biāo)記③)和片內(nèi)路徑（標(biāo)記②和標(biāo)記④）。

2023-06-26 標(biāo)簽：FPGA設(shè)計寄存器觸發(fā)器 540 0

FPGA設(shè)計-時序約束（理論篇）

STA（Static Timing Analysis，即靜態(tài)時序分析）在實際FPGA設(shè)計過程中的重要性是不言而喻的

2023-06-26 標(biāo)簽：FPGA設(shè)計寄存器觸發(fā)器 590 0

握手機(jī)制、通道依賴性及AXI-Lite握手實例

AXI4：高性能內(nèi)存映射需求（如讀寫DDR、使用BRAM控制器讀寫B(tài)RAM等），為了區(qū)別，有時候也叫這個為 AXI4-Full；

2023-06-25 標(biāo)簽：FPGA設(shè)計接收機(jī)BRAM 1300 0

電平設(shè)計基礎(chǔ)：電平匹配設(shè)計

單端邏輯電平的匹配是我們平時在硬件設(shè)計中最經(jīng)常碰到的，我們在《TTL&CMOS電平》章節(jié)中已經(jīng)對TTL和COMS電平的匹配設(shè)計做了一些分析，一般...

2023-06-25 標(biāo)簽：二極管FPGA設(shè)計MOS管 2514 0

PCIe例程理解之用戶邏輯接收模塊仿真分析

下圖給出了反相器相位插指器的基本結(jié)構(gòu)。結(jié)構(gòu)很簡單，兩個反相器陣列輸入分別接兩個時鐘，輸出直接短接在一起，數(shù)字信號控制反相器陣列選通的數(shù)目。

2023-06-21 標(biāo)簽：FPGA設(shè)計寄存器存儲器 1143 0