fpga設(shè)計(jì)

認(rèn)識(shí)以太網(wǎng)幀的整個(gè)結(jié)構(gòu)

當(dāng)你需要使用千兆網(wǎng)發(fā)送數(shù)據(jù)的時(shí)候，你需要先傳輸8字節(jié)的前導(dǎo)碼，也就是7個(gè)字節(jié)的0xAA和1個(gè)字節(jié)的0xAB

2023-06-19 標(biāo)簽：FPGA設(shè)計(jì)以太網(wǎng)Mac 1487 0

FIFO IP核報(bào)Memory Collision Error on RAMB36E1解決方案

以前很少用到仿真，這次在仿真的過(guò)程中，遇到了某個(gè)警告，于是轉(zhuǎn)過(guò)頭又去研究了FIFO中的Safety Circuit的作用。

2023-06-19 標(biāo)簽：FPGA設(shè)計(jì)RAMFIFO存儲(chǔ) 1525 0

手把手用Verilog實(shí)現(xiàn)FIR濾波器

首先需要把FIR最基本的結(jié)構(gòu)實(shí)現(xiàn)，也就是每個(gè)FIR抽頭的數(shù)據(jù)與其抽頭系數(shù)相乘這個(gè)操作。由頂層文件對(duì)這個(gè)基本模塊進(jìn)行多次調(diào)用。

2023-06-19 標(biāo)簽：轉(zhuǎn)換器FPGA設(shè)計(jì)FIR 3296 0

為保證數(shù)字電路時(shí)序裕量所做的努力

由于以太網(wǎng)測(cè)試使用的開(kāi)發(fā)板是淘寶購(gòu)買(mǎi)的某款開(kāi)發(fā)板，開(kāi)發(fā)人員在電路設(shè)計(jì)時(shí)沒(méi)有考慮到將以太網(wǎng)芯片的接收時(shí)鐘、發(fā)送時(shí)鐘通過(guò)FPGA的專(zhuān)用時(shí)鐘管腳接入到到全局時(shí)鐘網(wǎng)絡(luò)

2023-06-19 標(biāo)簽：FPGA設(shè)計(jì)以太網(wǎng)寄存器 854 0

使用XDMA測(cè)試FPGA與PC通信的過(guò)程

Xilinx的Vivado中，有三種方式可以實(shí)現(xiàn)PCIE功能

2023-06-19 標(biāo)簽：FPGA設(shè)計(jì)dmaVivado 3294 0

FPGA定點(diǎn)數(shù)截位的基本準(zhǔn)則

FPGA內(nèi)部表示正負(fù)數(shù)，小數(shù)的規(guī)則。兩者相比之下，定點(diǎn)數(shù)實(shí)現(xiàn)簡(jiǎn)單，表達(dá)更為直觀，所以在很多時(shí)候FPGA通常使用定點(diǎn)數(shù)表示小數(shù)。

2023-06-19 標(biāo)簽：fpgaFPGA設(shè)計(jì)計(jì)算機(jī) 1375 0

波形系統(tǒng)三大關(guān)鍵點(diǎn)解析

在芯片功能驗(yàn)證中，仿真波形一直是調(diào)試的重要手段。通過(guò)觀測(cè)分析波形，工程師可以推斷代碼是否正常運(yùn)行，電路的功能是否正確，設(shè)計(jì)是否滿足預(yù)期。

2023-06-18 標(biāo)簽：FPGA設(shè)計(jì)EDA工具VCD 819 0

Vivado Schematic中的實(shí)線和虛線有什么區(qū)別？

Vivado Schematic中的實(shí)線和虛線有什么區(qū)別？

2023-06-16 標(biāo)簽：FPGA設(shè)計(jì)Vivado 1068 0

FPGA浮點(diǎn)數(shù)表示及計(jì)算機(jī)數(shù)值表示規(guī)則

定點(diǎn)數(shù)硬件實(shí)現(xiàn)簡(jiǎn)單，但表示的范圍有限，且部分的小數(shù)運(yùn)算IP核只支持浮點(diǎn)數(shù)運(yùn)算，因此這里還需要提到浮點(diǎn)數(shù)的相關(guān)內(nèi)容。

2023-06-16 標(biāo)簽：轉(zhuǎn)換器FPGA設(shè)計(jì)計(jì)算機(jī) 1316 0

m序列的verilog實(shí)現(xiàn)以及使能信號(hào)解決跨時(shí)終域問(wèn)題

根據(jù)《通信原理》一書(shū)可知，m序列是最長(zhǎng)線性反饋移位寄存器的簡(jiǎn)稱(chēng)，它產(chǎn)生的偽隨機(jī)序列的周期與其反饋移存器級(jí)數(shù)有關(guān);

2023-06-16 標(biāo)簽：FPGA設(shè)計(jì)移位寄存器BPSK 2113 0

使用OSERDES發(fā)送高速串行數(shù)據(jù)

OSERDES實(shí)現(xiàn)并串轉(zhuǎn)換，只需要管發(fā)送并不需要管接收到的數(shù)據(jù)如何，所以它的操作相對(duì)于ISERDES來(lái)說(shuō)簡(jiǎn)單；

2023-06-16 標(biāo)簽：FPGA設(shè)計(jì)DDRSDR 1134 0

使用ISERDES接收高速串行數(shù)據(jù)

高速信號(hào)傳輸過(guò)程中，并行傳輸因?yàn)榫€路同步難，抗干擾性差等缺點(diǎn)逐漸被串行技術(shù)取代；通過(guò)提高傳輸速率的方法，串行傳輸也可以實(shí)現(xiàn)很高的傳輸速度。

2023-06-16 標(biāo)簽：轉(zhuǎn)換器FPGA設(shè)計(jì)DDR 1911 0

Idelay對(duì)時(shí)序的補(bǔ)救

在高速信號(hào)采集的過(guò)程中，經(jīng)常會(huì)因?yàn)殡娐吩O(shè)計(jì)或者其他原因，原本設(shè)計(jì)好對(duì)應(yīng)的data_clk與data經(jīng)過(guò)線路傳輸之后在接收端時(shí)序上不能很好的對(duì)應(yīng)，這可能會(huì)...

2023-06-16 標(biāo)簽：FPGA設(shè)計(jì)RTL串行通信 1971 0

LVDS差分信號(hào)輸入輸出的處理方法

最近調(diào)試芯片遇到一個(gè)選擇題，需要決定數(shù)據(jù)接口的接口標(biāo)準(zhǔn)，是選用LVDS差分接口還是CMOS單端接口。

2023-06-16 標(biāo)簽：CMOSFPGA設(shè)計(jì)差分信號(hào) 2343 0

帶你認(rèn)識(shí)濾波器及FIR濾波器設(shè)計(jì)

濾波器是一種用來(lái)減少，消除干擾的電器部件，有對(duì)特定頻率的頻點(diǎn)或該頻點(diǎn)以外的頻率信號(hào)進(jìn)行有效濾除，從而實(shí)現(xiàn)消除干擾、獲取特定頻率信號(hào)的功能。

2023-06-15 標(biāo)簽：FPGA設(shè)計(jì)數(shù)字濾波器模擬濾波器 3679 0

FIR及IIR濾波器的FPGA設(shè)計(jì)實(shí)現(xiàn)方案

這種方法是通過(guò)將模擬濾波器頻率特性H(s)反拉氏變換為h(t)，再將h(t)等間隔抽樣成h(n)后，對(duì)h(n)取Z變換求得H(z)，即得到了數(shù)字濾波器的...

2023-06-15 標(biāo)簽：FPGA設(shè)計(jì)數(shù)字濾波器FIR 2015 0

怎么使用MATLAB進(jìn)行O-RAN小基站建模和仿真？

開(kāi)放式無(wú)線接入網(wǎng)（Open Radio Access Network，簡(jiǎn)稱(chēng) O-RAN）是一種無(wú)線接入網(wǎng) (RAN)。

2023-06-14 標(biāo)簽：matlabFPGA設(shè)計(jì)PHY 1520 0

基于FPGA的深度學(xué)習(xí)CNN加速器設(shè)計(jì)方案

因?yàn)镃NN的特有計(jì)算模式，通用處理器對(duì)于CNN實(shí)現(xiàn)效率并不高，不能滿足性能要求。 因此，近來(lái)已經(jīng)提出了基于FPGA，GPU甚至ASIC設(shè)計(jì)的各種加速器來(lái)...

2023-06-14 標(biāo)簽：處理器FPGA設(shè)計(jì)存儲(chǔ)器 2199 0