深入了解臺(tái)積電先進(jìn)封裝技術(shù)—3DFabric

進(jìn)入2010年代后，線寬接近原子的尺寸，微細(xì)化的速度開始放緩；隨著前沿制造技術(shù)的使用成本越來(lái)越高，設(shè)計(jì)方法正在轉(zhuǎn)向多芯片模塊。

在此情況下，受到關(guān)注的是將多枚芯片縱向堆疊的3D以及橫向排列連接的技術(shù)，并且可以不依賴微細(xì)化提高半導(dǎo)體的功能。

或許，在未來(lái)的幾年里，多芯片系統(tǒng)封裝（SiPs）預(yù)計(jì)將變得更加廣泛，先進(jìn)的 2.5D 和 3D 芯片封裝技術(shù)將變得更加重要。

目前，由于摩爾定律的限制，在提高芯片性能的方向上，研發(fā)人員開辟了另外一個(gè)新的路徑：即利用3D技術(shù)通過(guò)有效堆疊多個(gè)芯片來(lái)提高半導(dǎo)體的綜合性能。

有持續(xù)關(guān)注奇普樂(lè)文章的半導(dǎo)體從業(yè)者，或許都知道：2022年我們寫了關(guān)于臺(tái)積電的核心技術(shù)CoWoS、InFO。

圖片來(lái)自：臺(tái)積電

在此背景下，本次將帶大家深入了解臺(tái)積電先進(jìn)封裝技術(shù)，臺(tái)積電 3DFabric 是 3D 硅堆疊和先進(jìn)封裝技術(shù)的關(guān)鍵組成：

6月8日，臺(tái)積電宣布先進(jìn)后端六廠（Advanced Backend Fab 6）正式啟用，采用3DFabric技術(shù)，為系統(tǒng)集成技術(shù)的量產(chǎn)做好準(zhǔn)備。

3DFabric是一個(gè)具有極大潛力的技術(shù)方向，臺(tái)積電率先全球同行建造了首間使用該技術(shù)的工廠，意在奪取芯片市場(chǎng)上更多前沿技術(shù)產(chǎn)品的訂單。

首先我們要知道：

其次，在 3D 硅堆疊部分，臺(tái)積電正在 TSMC-SoIC 系列中添加基于微凸點(diǎn)的 SoIC-P，以支持更多對(duì)成本敏感的應(yīng)用。

圖片來(lái)自：臺(tái)積電

所以，2.5D CoWoS 平臺(tái)可為人工智能、機(jī)器學(xué)習(xí)和數(shù)據(jù)中心等 HPC 應(yīng)用集成高級(jí)邏輯和高帶寬內(nèi)存；InFO PoP 和 InFO-3D 支持移動(dòng)應(yīng)用，InFO-2.5D 支持 HPC chiplet 集成。

另外，SoIC 堆疊芯片可以集成到 InFO 或 CoWoS 封裝中，以實(shí)現(xiàn)最終系統(tǒng)集成。

于是乎，臺(tái)積電3D 硅堆疊技術(shù)，可追溯到2018年....

2018年4月的美國(guó)加州圣塔克拉拉(Santa Clara)第二十四屆年度技術(shù)研討會(huì)上，臺(tái)積電首度對(duì)外界公布創(chuàng)新的系統(tǒng)整合單芯片(SoIC)多芯片3D堆疊技術(shù)；這在當(dāng)時(shí)被譽(yù)為可再次把三星狠狠甩在后頭、實(shí)現(xiàn)3D IC的高階封裝技術(shù)。

尤其，與傳統(tǒng)的二維芯片把所有的模塊放在平面層相比，三維芯片允許多層堆疊，而TSV是用來(lái)提供多個(gè)晶片垂直方向的通信；且，TSV是3D芯片堆疊技術(shù)的關(guān)鍵。

圖片為：3D芯片堆疊結(jié)構(gòu)示意圖

與此同時(shí)，其3D硅堆疊技術(shù)不僅如此：

SoIC-P 基于 18-25μm 間距 μbump 堆疊，適用于對(duì)成本更敏感的應(yīng)用，如移動(dòng)、物聯(lián)網(wǎng)、客戶端等。

SoIC-X 基于無(wú)擾動(dòng)堆疊，主要針對(duì) HPC 應(yīng)用。其晶圓上芯片堆疊方案具有 4.5 至 9μm 鍵距，并已在 TSMC 用于 HPC 應(yīng)用的 N7 技術(shù)上量產(chǎn)。

SoIC 堆疊芯片可以進(jìn)一步集成到 CoWoS、InFo 或傳統(tǒng)的倒裝芯片封裝中，用于客戶的最終產(chǎn)品。

小芯片堆疊是提高芯片性能和成本效益的關(guān)鍵技術(shù)，緊接著來(lái)了解一下SoIC技術(shù)：

SoIC技術(shù)是采用硅穿孔（TSV）技術(shù)，可以達(dá)到無(wú)凸起的鍵合結(jié)構(gòu)，可以把很多不同性質(zhì)的臨近芯片整合在一起；能直接透過(guò)微小的孔隙溝通多層的芯片，達(dá)成在相同的體積增加多倍以上的性能。

圖片來(lái)自：臺(tái)積電

SoIC技術(shù)為芯片 I/O 提供了強(qiáng)大的鍵合間距可擴(kuò)展性，從而實(shí)現(xiàn)高密度芯片間互連。鍵距從低于 10 μm 的規(guī)則開始；與當(dāng)前業(yè)界最先進(jìn)的封裝解決方案相比，短芯片到芯片連接具有更小的外形尺寸、更高的帶寬、更好的電源完整性 (PI)、信號(hào)完整性 (SI) 和更低的功耗。

SoIC 技術(shù)將同構(gòu)和異構(gòu)小芯片集成到單個(gè)類似 SoC 的芯片中，該芯片具有更小的占地面積和更薄的外形，可以整體集成到先進(jìn)的 WLSI（又名 CoWoS 服務(wù)和 InFO）中；從外觀上看，新集成的芯片就像通用的SoC芯片一樣，但嵌入了所需的異構(gòu)集成功能。

值得一提的是：如果將各種芯片結(jié)合起來(lái)的3D技術(shù)得到普及，專注于設(shè)計(jì)的無(wú)廠半導(dǎo)體廠商之間、以及與后工序代工企業(yè)等的合作將提高重要性。

綜上所述，隨著物聯(lián)網(wǎng)、5G通信、人工智能、大數(shù)據(jù)等新技術(shù)的不斷成熟，全球集成電路行業(yè)進(jìn)入新一輪的上升周期，封測(cè)行業(yè)受益市場(chǎng)規(guī)模持續(xù)增長(zhǎng)。

據(jù) Yole 數(shù)據(jù)統(tǒng)計(jì)，2021 年全球先進(jìn)封裝市場(chǎng)規(guī)模約 350 億 美元，預(yù)計(jì)到 2025 年先進(jìn)封裝的全球市場(chǎng)規(guī)模將達(dá)到 420 億美元，2019-2025 年全球先進(jìn)封裝市場(chǎng)規(guī)模 CAGR 約 8%，增速高于傳統(tǒng)封裝市場(chǎng)。?

審核編輯：劉清