比利時微電子(IMEC)在2016國際電子元件會議(IEEE International Electron Devices Meeting ; IEDM)中首度提出由硅納米線垂直堆疊的環(huán)繞式閘極(GAA)金屬氧化物半導體場效電晶體(MOSFETs)的CMOS集成電路,其關鍵技術在于雙功率金屬閘極,使得n型和p型裝置的臨界電壓得以相等,且針對7納米以下技術候選人,IMEC看好環(huán)繞式閘極納米線電晶體(GAA NWFET)會雀屏中選。
比利時微電子研究中心與全球許多半導體大廠、系統(tǒng)大廠均為先進制程和創(chuàng)新技術的合作伙伴;其中,在CMOS先進邏輯微縮技術研究的關鍵伙伴包括有臺積電、三星電子(Samsung Electronics)、高通(Qualcomm)、GlobalFoundries、美光(Micron)、英特爾(Intel)、SK海力士(SK Hynix)、Sony、華為等。
針對半導體7納米以下制程,究竟誰可以接棒FinFET技術?比利時微電子研究中心表示,目前看起來環(huán)繞式閘極納米線電晶體(GAA NWFET)是最有可能成功突破7納米以下FinFET制程的候選人。
比利時微電子進一步分析,因為GAA NWFET擁有高靜電掌控能力,可以實現(xiàn)CMOS微縮,在水平配置中,也是目前主流FinFET技術的自然延伸,可以通過垂直堆疊多條水平納米線來最大化每個覆蓋區(qū)的驅(qū)動電流。
再者,比利時微電子研究中心也研究新的結構對于原來靜電放電(ESD)表現(xiàn)的影響,且發(fā)表靜電放電防護二極體,讓GAA納米MOSFETs的發(fā)展有突破,間接幫助鰭式場效電晶體(FinFET)持續(xù)往更先進制程技術發(fā)展。
2016年比利時微電子研究中心展示了垂直堆疊、由直徑8納米的硅納米線所制成的GAA FET,這些電晶體的靜電控制由n-FETs和p-FETs制作而成,具有n型和p型元件的相同臨界電壓,因為積體電路技術中的關鍵是雙功函數(shù)金屬閘極的使用,使得n-FET和p-FET的臨界電壓得以獨立設置。
且在該步驟中,P型功函數(shù)金屬(PWFM)在所有元件中的溝槽式閘極使用,然后使用選擇性蝕刻P型功函數(shù)金屬到納米結晶性鉿氧化物(HfO2)到n-FET,隨后利用N型功函數(shù)金屬。
另外,針對關鍵靜電放電(ESD)影響,比利時微電子提出兩種不同的靜電放電防護二極管,分別為閘二極體和淺溝槽隔離(STI)二極體。其中,STI二極體因為在二次崩潰電流(It2)與寄生電容的比率上表現(xiàn)較佳,所以認為是較好的靜電放電防護元件。
再者,測量和TCAD模擬也證明,與塊狀基板式鰭式電晶體(Bulk FinFET)二極體相比,GAA納米線二極體維持了靜電放電的表現(xiàn)。
比利時微電子研究中心的邏輯裝置與積體電路總監(jiān)Dan Mocuta表示,在GAA硅質(zhì)CMOS技術、靜電放電防護結果方面的積體電路技術,是實現(xiàn)7納米或以下制程的重要成就。
圖1-(a) PWFM 被 n-FET 蝕刻后的 Top View 掃描電子顯微鏡(SEM)影像,和 (b) p-FET和 n-FET 在制程結束后的穿透式電子顯微鏡(TEM)影像 (LG = 30nm)
*〈搭載雙功函數(shù)金屬柵極的垂直堆棧環(huán)繞式柵極(GAA)硅納米 CMOS 晶體管〉H. Mertens 等,IEDM 2016
**〈以本體硅環(huán)繞式柵極垂直堆棧之水平納米線技術中的靜電放電二極管〉S.-H. Chen 等,IEDM 2016
延伸閱讀:臺積電7nm制程新技術,速度提升4倍
在12月3~7日于美國舉行的IEEE國際電子元件會議上,臺積電宣布以其最新版3D FinFET電晶體,可用于生產(chǎn)更新一代智能手機及其他移動裝置處理器的首個全新7納米制程技術,借此正式加入全球7納米制程技術競爭戰(zhàn)場,并彰顯其較英特爾更快的制程技術進展,顯示晶圓代工廠。。.
OFweek電子工程網(wǎng)訊 據(jù)海外媒體報道,即使近年摩爾定律(Moore’s Law)進展速度趨緩,但全球各家芯片制造商仍持續(xù)開發(fā)新一代制程技術。在12月3~7日于美國舉行的IEEE國際電子元件會議(IEDM)上,臺積電宣布以其最新版3D FinFET電晶體,可用于生產(chǎn)更新一代智能手機及其他移動裝置處理器的首個全新7納米制程技術,借此正式加入全球7納米制程技術競爭戰(zhàn)場,并彰顯其較英特爾(Intel)更快的制程技術進展,顯示晶圓代工廠具備的技術優(yōu)勢。
根據(jù)科技網(wǎng)站ZD Net及EETimes報導,臺積電為了展示7納米制程技術,在會議中介紹一款由7納米制程生產(chǎn)的全功能256MB SRAM測試芯片,據(jù)稱該芯片存儲器細胞(Memory Cell)尺寸僅0.027平方微米,可提供相較于現(xiàn)有16納米FinFET制程高達4成的性能速度提升,以及高達65%的功耗節(jié)省。
臺積電7納米制程技術采用當前的193納米浸潤式微影技術(Immersion Lithography),與三星、GlobalFoundries以及IBM等競爭業(yè)者宣布的7納米制程技術,是采用新型態(tài)極紫外光微影技術(EUV)有所差異。有鑒于EUV技術至少要等到2018~2019年以后才可能見到量產(chǎn)就緒,因此要等到EUV技術成熟問世可能仍需一段時間,不過EUV具備成本降低等優(yōu)勢。
值得注意的是,臺積電7納米制程技術并非與目前最新的10納米制程技術做比較,而是與16納米進行規(guī)格比較,這意謂臺積電等于一次跳了2個甚至3個制程世代達7納米技術水準。臺積電在會中也透露,該公司7納米制程SRAM良率已達50%,外媒分析稱這是值得注意的成就。
外界多半認為10納米只是一個壽命短的過渡制程技術,目前三星電子(Samsung Electronics)已開始以10納米制程量產(chǎn),首款10納米處理器可能將于2017年初發(fā)布;GlobalFoundries計劃直接跳過10納米,直攻7納米制程技術,并計劃將從2018年初開始進行7納米制程風險生產(chǎn)。
臺積電則計劃從2016年第4季開始采10納米制程技術量產(chǎn),預計2017年底才會見到7納米制程導入生產(chǎn),臺積電強調(diào),該公司正將重心放在協(xié)助客戶盡速面向市場推出7納米芯片產(chǎn)品。
由此快速的制程技術進展步伐,也意謂晶圓代工廠商已在半導體制程技術上取得技術領先優(yōu)勢,如英特爾已延后10納米生產(chǎn)進程,并預計2017年底以后才會發(fā)布首款桌上型電腦(DT)處理器“Cannonlake”。作為此進程延后下的過渡權宜策略,英特爾改發(fā)布采14納米制程的Kaby Lake處理器。
另外,雖然ASML的EUV系統(tǒng)至今仍僅在量產(chǎn)前的發(fā)布階段,不過臺積電已宣布自有5納米制程節(jié)點將開始采用EUV技術。
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