后摩爾時代 Chiplet 技術(shù)的演進與挑戰(zhàn)
0 引言
自戈登?摩爾(Gordon Moore)提出,半導(dǎo)體芯片上集成的晶體管數(shù)量每 18~24 個月增加一倍。在過去五十多年里,集成電路制造工藝技術(shù)、封裝與測試技術(shù)、設(shè)計方法學(xué)和 EDA 工具等微電子相關(guān)技術(shù)跟隨摩爾定律的步伐始終保持著快速的發(fā)展。2019 年進入 7 nm 工藝制程。芯片經(jīng)歷了從小規(guī)模集成電路(SSI)、中規(guī)模集成電路(MSI)、大規(guī)模集成電路(LSI)、超大規(guī)模集成電路(VLSI)到甚大規(guī)模集成電路(ULSI)、最大規(guī)模集成電路(ELSI)階段。近十年來,隨著信息通信業(yè),以及以機器學(xué)習(xí)、大數(shù)據(jù)為代表的新興信息技術(shù)的飛速發(fā)展,片上系統(tǒng) SoC(System on Chip)在提高產(chǎn)品性能、增加可靠性的同時,大幅降低了開發(fā)成本,縮短了開發(fā)周期,是半導(dǎo)體技術(shù)發(fā)展歷程中的一個重大里程碑。半導(dǎo)體工藝進入 28 nm 節(jié)點后,新制程的研發(fā)成本呈指數(shù)級增長,芯片工藝提升越來越困難,片上系統(tǒng) SoC 設(shè)計面臨諸多挑戰(zhàn)。異構(gòu)/異質(zhì)集成激發(fā)了多芯片封裝(MCP)/多芯片模組(MCM)的發(fā)展,有望在當(dāng)前芯片產(chǎn)業(yè)基礎(chǔ)上催生新的產(chǎn)業(yè)生態(tài)系統(tǒng)和新的商業(yè)模式[1]。半導(dǎo)體業(yè)進入后摩爾時代。
最近,Chiplet(小芯片、芯片粒)技術(shù)熱了起來,從美國國防高級研究計劃局 DARPA(Defense Advanced Research Projects Agency)的 CHIPS(Common Heterogeneous Integration and IP Reuse Strategies,通用異構(gòu)集成及知識產(chǎn)權(quán)復(fù)用策略)項目到 Intel的 Foveros 技術(shù)、ODSA(Open Domain-Specific Architecture)開放架構(gòu)等,都把 Chiplet 看成是未來芯片的重要基礎(chǔ)技術(shù)。本文試著從半導(dǎo)體工藝制程提升的難度、SoC 研發(fā)所面臨的問題出發(fā),探討 Chiplet 的優(yōu)勢、關(guān)鍵技術(shù)及發(fā)展趨勢,以期對行業(yè)人員了解 Chiplet 技術(shù)提供一定幫助。
1 片上系統(tǒng) SoC 面臨的挑戰(zhàn)
SoC 起源于 1990 年代中期,隨著半導(dǎo)體技術(shù)的高速發(fā)展,異構(gòu)多核的 SoC 成為集成電路 IC 設(shè)計的主流趨勢,是數(shù)字集成電路的主要實現(xiàn)形式。文獻[2-8]對片上多核系統(tǒng)從同構(gòu)到異構(gòu)的演進過程進行了詳細(xì)的闡述。
1.1 SoC 設(shè)計難度加大
SoC 是以超深亞微米工藝技術(shù)和知識產(chǎn)權(quán)核 IP 復(fù)用技術(shù)為支撐,將系統(tǒng)所需的處理器、存儲器、模擬電路模塊、數(shù)模混合信號模塊以及片上可編程邏輯等高度集成到一顆芯片中,以此縮小體積,增加功能,提高性能和可靠性,且還大幅縮短產(chǎn)品上市時間、降低開發(fā)成本。
基于 IP 核的 SoC 設(shè)計,首先要面對的是 IP 核的互聯(lián)問題。IP 的集成度越來越高,種類和復(fù)雜度急劇加大,IP 核間的互聯(lián)缺乏通用接口,內(nèi)部互聯(lián)方式復(fù)雜化、多樣化,不同廠商 IP 核之間的互聯(lián)幾乎不可能。片上網(wǎng)絡(luò)成為片上系統(tǒng)內(nèi)部互聯(lián)的主流方式,即 IP 核之間通過網(wǎng)絡(luò)結(jié)構(gòu)來實現(xiàn)數(shù)據(jù)的傳輸。這種結(jié)構(gòu)雖然可解決通用總線的問題,但還需建立高效的路由算法[4]。
基于 IP 核的 SoC 設(shè)計,要保證 IP 核的可重用性。首先要提高 IP 核代碼的通用性,使設(shè)計能夠方便地配置、裁剪和擴充。其次,IP 核應(yīng)該能被方便地集成,這需要考慮 IP 核測試和低功耗技術(shù)的可重用性。對于處理器 IP 核,應(yīng)考慮調(diào)試和接口的可重用性[6]。
總的說來,SoC 設(shè)計的關(guān)鍵技術(shù)主要包括 IP 可復(fù)用技術(shù)、總線架構(gòu)技術(shù)、軟硬件協(xié)同設(shè)計、SoC 驗證、可靠性可測性設(shè)計、低功耗設(shè)計、超深亞微米電路實現(xiàn)技術(shù)等。SoC 所需要的仿真驗證時間越來越長。高性能 SoC 采用更先進的工藝技術(shù),使得功率收斂和時序收斂的問題變得更加突出;越來越高的集成度需要龐大的 SoC 團隊軟硬件協(xié)同開發(fā),有可能進一步拉低芯片良率,盈利風(fēng)險明顯升高。
隨著 SoC 應(yīng)用的不斷普及,市場需要更加廣泛的 SoC 設(shè)計。SoC 芯片提供商不僅要拓展系統(tǒng)內(nèi)部設(shè)計能力,還要直接交付開發(fā) SoC 的設(shè)計條件和方法,為客戶提供完整的解決方案。
1.2 新工藝制程的研發(fā)困難
SoC 芯片性能的提升與芯片的制造工藝息息相關(guān)。隨著半導(dǎo)體工藝的進步,在同等面積大小的區(qū)域里,擠進越來越多的硅電路,漏電流增加、散熱問題大、時鐘頻率增長減慢等問題難以解決,芯片設(shè)計的難度和復(fù)雜度也在進一步增加。圖 1 顯示了隨著設(shè)計遷移到高級工藝節(jié)點,開發(fā)成本的快速增長。例如 28 nm 節(jié)點上開發(fā)芯片需要 5 130 萬美元投入;16 nm 節(jié)點需要 1 億美元;在 7 nm 工藝節(jié)點上的成本超過 2.5 億美元。目前,市場上對 SoC 的需求是高性能、多品種,采用單片 IC 模式開發(fā)和實現(xiàn) SoC,新工藝制程開發(fā)的 NRE(Non-Recurring Engineering)成本呈指數(shù)級增長且開發(fā)周期很長,增加的成本不能被攤薄,大多數(shù)企業(yè)不能接受。
芯片制造的過程極其復(fù)雜,影響良率的因素也非常多,其中影響最大的是晶圓尺寸、環(huán)境因素和技術(shù)成熟度三種因素。晶圓是圓形的,同時制造數(shù)量很多的芯片,一般中心區(qū)域的良率較高,而邊緣區(qū)良率較低。而且,不同的芯片有不同的大小。大的 Soc 芯片,有可能一片晶圓上只有幾百個甚至幾十個芯片;小的芯片,一個晶圓可以有成千上萬顆。環(huán)境因素,如塵埃、濕度、溫度和光照亮度,對晶圓良率、Die 良率和封測良率都會產(chǎn)生一定影響,因此芯片制造和封測都需要在超凈的工作環(huán)境中進行。新工藝剛出來的時候良率會很低,隨著生產(chǎn)的進行和導(dǎo)致低良率的因素被發(fā)現(xiàn)和改進,技術(shù)不斷成熟,則良率就會不斷地被提升。提升良率是半導(dǎo)體公司孜孜以求的目標(biāo)。
圖 2 所示的芯片良率數(shù)學(xué)模型的曲線可以看出,芯片的良率與芯片的面積有關(guān)。隨著芯片面積增大,芯片良率會下降。一方面先進半導(dǎo)體工藝很昂貴,另一方面良率又隨著面積下降,兩相結(jié)合進一步推高芯片的成本。
2 Chiplet 的起源
Chiplet(小芯片、芯片粒、裸芯片)由于面積較小,因此其良率較好?;诼阈酒?Chiplet 模式,也許可作為一種解方,帶給從上游 IC 設(shè)計、EDA 工具、制造工藝、先進封測等各個產(chǎn)業(yè)鏈環(huán)節(jié)顛覆式的改變,是 IC 業(yè)繼續(xù)發(fā)展最有效的手段,后摩爾定律時代確已降臨。
異構(gòu)集成 Chiplet 系統(tǒng)中,產(chǎn)品的不同組件在獨立的裸片上設(shè)計和實現(xiàn);不同的裸片可以使用不同的工藝節(jié)點制造,甚至可以由不同的供應(yīng)商提供。第三方 Chiplet 可以減少設(shè)計時間和成本。異構(gòu)集成 Chiplet 系統(tǒng)提供了一種新的設(shè)計方案。
2.1 Chiplet 發(fā)展的推動力
由于 Chiplet 面積較小,使用 Chiplet 在封裝內(nèi)集成系統(tǒng)的辦法相比直接設(shè)計一塊大 SoC 的良率和成本有較大的改善。因此,良率和成本成為發(fā)展 Chiplet 的第一推動力。
發(fā)展 Chiplet 的另一個推動力就是異構(gòu)計算和集成,是指器件封裝內(nèi)部的異構(gòu)集成。使用小芯片不需要為后續(xù)每個半導(dǎo)體制程節(jié)點重新設(shè)計每個小芯片,芯片廠商可以針對特定應(yīng)用設(shè)計專用的高性能芯片粒,并且和其他通用芯片粒(例如內(nèi)存,高速串行接口等)集成在封裝里,從而實現(xiàn)異構(gòu)計算和集成以提升系統(tǒng)性能。
2.2 Chiplet 芯片與單片 SoC 等的比較
Chiplet 其實就是一顆商品化的、具有一定功能特征(如 USB、存儲器)的裸芯片(Die)。Chiplet 模式下,首先將需要實現(xiàn)的復(fù)雜功能進行分解,然后開發(fā)出多種具有單一特定功能,可相互進行模塊化組裝的裸芯片,如實現(xiàn)高性能計算、信號處理、數(shù)據(jù)存儲、數(shù)據(jù)傳輸?shù)裙δ?,并以此為基礎(chǔ),建立一個 Chiplet 的芯片網(wǎng)絡(luò),最后通過 SiP(System in Package)封裝技術(shù)形成一個完整的芯片。所以 Chiplet 也是一種 IP,但它是以芯片裸片的形式提供,而不是像SoC以軟件形式提供[5]。
Chiplet 解決了當(dāng)前芯片技術(shù)發(fā)展的難題,大型最先進工藝的芯片,或者對性能、功耗和尺寸有超高要求,而價值比較高的芯片,適合做 Chiplet 的設(shè)計。另外,如果產(chǎn)品線復(fù)雜,每一個產(chǎn)品的量不夠大,Chiplet 的重用性可以滿足市場對高性能、多樣化芯片的巨大需求。Chiplet 芯片與單片 SoC 的比較(表 1)。
3 Chiplet 需要解決的關(guān)鍵技術(shù)
Chiplet 面臨著諸多挑戰(zhàn),例如接口標(biāo)準(zhǔn)化、接口間巨大的數(shù)據(jù)量造成裸芯片和裸芯片間互聯(lián)所產(chǎn)生的大功耗,以及高成本所帶來的未來大規(guī)模化應(yīng)用等課題。如何去劃分、定義這些小芯片的功能、接口、互聯(lián)協(xié)議等,Chiplet 的接口技術(shù)或封裝尚缺乏統(tǒng)一的標(biāo)準(zhǔn)。
3.1 die-to-die 通信技術(shù)
異構(gòu)集成 Chiplet 方案需要在單個 MCM (Multichip Module)中實現(xiàn)從 die-to-die 的通信。目前 die-to-die 的通信有如下幾種技術(shù):(1)傳統(tǒng)中長距離 SerDes 協(xié)議,如 PCI-Express、以太網(wǎng)等。(2)XSR or SiP SerDes[5]?;趥鹘y(tǒng)的SerDes體系結(jié)構(gòu),專門為die-to-die通信而構(gòu)建,可在SiP內(nèi)實現(xiàn)極高帶寬的鏈接。(3)USR Femto SerDes 協(xié)議。USR Femto SerDes協(xié)議專門為 die-to-die 通信而優(yōu)化,在能效方面都有較大的提高,可使用現(xiàn)有的封裝技術(shù),帶寬和成本比較均衡。(4)并行接口:高帶寬內(nèi)存(HBM),高級接口總線(AIB),電線束(BoW)接口。BoW 是類似于 DDR 的內(nèi)存接口。AIB/HBM 都實現(xiàn)了相對較高的帶寬密度,但也需要相對復(fù)雜的硅基互聯(lián)技術(shù)。
幾種協(xié)議的比較:上述 die-to-die 通信技術(shù)各有優(yōu)缺點,需要根據(jù)應(yīng)用進行選擇。并行接口如 BoW、AIB、HBM 提供低功耗、低延遲和高帶寬,但是裸片之間需要連接許多線路,只有使用昂貴的插接器或橋接技術(shù)才能滿足布線要求,成本較高。相對于并行接口,SerDes 可提供同樣的帶寬,但能效不高,比片上網(wǎng)絡(luò)延遲更大。系統(tǒng)設(shè)計人員在選擇 die-to-die 的互聯(lián)之前,應(yīng)考慮與應(yīng)用相關(guān)的所有要求。圖 3 總結(jié)了每個接口技術(shù)在各種相關(guān)參數(shù)上的相對優(yōu)勢和劣勢。
3.2 多裸片封裝技術(shù)
在產(chǎn)品和市場需求的驅(qū)動下,實現(xiàn)了更高密度的集成,封裝技術(shù)在過去幾年經(jīng)歷了革命性的轉(zhuǎn)變。對封裝的要求已經(jīng)從單純地實現(xiàn)與外部世界的電氣和機械連接,發(fā)展到現(xiàn)在支持多芯片封裝中不同芯片之間的多種接口技術(shù)。
(1)多 Chiplet 封裝技術(shù)。將多個芯片和/或封裝集成到一個 MCM 中導(dǎo)致了更大的封裝尺寸,也導(dǎo)致信號線和空間有限。芯片之間的接口影響封裝技術(shù)的選擇,特別是需要集成多個芯片的基板。多芯片設(shè)計的封裝技術(shù)需要考慮以下因素:chip-to-chip 接口、成本限制和性能要求、多 Chiplet 封裝的總尺寸。
(2)并行接口集成封裝。并行接口,如 AIB、HBM,或者 BoW 接口,對封裝技術(shù)有嚴(yán)格的需求。BoW 的信號速度通常比串行解決方案慢一些,但芯片之間的互聯(lián)更多,根據(jù)芯片之間需要支持的帶寬大小,可以選擇不同的封裝技術(shù)。
(3)SerDes 集成封裝。USR SerDes 互聯(lián)技術(shù)的發(fā)展大大減少了半導(dǎo)體芯片之間通信所需的 I/O 總數(shù),允許有機基質(zhì)提供裸片之間的互聯(lián)。
4 結(jié)語
Chiplet 技術(shù)的發(fā)展需要生態(tài)系統(tǒng)的支持。Chiplet 生態(tài)系統(tǒng)不僅需要建立起標(biāo)準(zhǔn)化的開放接口,同時也要求在晶圓測試、發(fā)熱管理以及新型商業(yè)模式等領(lǐng)域?qū)崿F(xiàn)技術(shù)共同進步,需要 EDA 工具提供商、芯片提供商、封測提供商都要提供全面支持。Chiplet、OSDA 將會大大降低芯片設(shè)計門檻,為芯片行業(yè)帶來新的變革,這也是中國半導(dǎo)體業(yè)發(fā)展的大好機遇。
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