時序設(shè)計及波形仿真 - 基于FPGA的線陣CCD驅(qū)動時序電路設(shè)計

　　4 時序設(shè)計及波形仿真

　　通過對TCDl50lD的驅(qū)動脈沖及時序關(guān)系的分析，下面將用ALTERA公司的Quartus II 7．2作為開發(fā)平臺，對各路時序進(jìn)行相關(guān)的設(shè)計及仿真。Quartus II 7．2開發(fā)系統(tǒng)是一種全集成化的可編程邏輯設(shè)計環(huán)境，它支持硬件描述語言（VHDL）、狀態(tài)圖及原理圖3種輸入方式，設(shè)計包括4個階段：設(shè)計輸入；設(shè)計實(shí)現(xiàn)；設(shè)計驗證和器件編程。其原理輸入方式簡單直觀，而硬件描述語言輸入方式的優(yōu)點(diǎn)是可移植性和可讀性好，因而系統(tǒng)采用VHDL語言的輸入方式。

　　4．1 TCDl501D時序設(shè)計及仿真

　　系統(tǒng)所選的基準(zhǔn)時鐘為100 MHz，工作頻率為10 MHz。依據(jù)TCDl501D驅(qū)動時序要求，采用硬件編程語言（VHDL）的輸入方式，設(shè)計出各脈沖產(chǎn)生的程序。各項驅(qū)動脈沖均由基準(zhǔn)時鐘分頻產(chǎn)生。其脈沖參數(shù)分別為：φl=φ2=5 MHz，占空比為1：1，波形為方波，φ1、φ2在并行轉(zhuǎn)移時有一個大于SH高電平的寬脈沖，脈寬為2000 ns；復(fù)位脈沖RS=10MHz：占空比為3：2，波形為方波；SH在轉(zhuǎn)移時的寬脈沖為1000 ns；箝位脈沖CP和采樣保持脈沖SP分別為RS脈沖的延遲。正確編譯后，最后通過波形仿真，得到TCDl501D驅(qū)動時序的仿真波形圖，仿真結(jié)果如圖4所示，其中FlB、F2B分別表示移位脈沖φ1、φ2，圖中+2．011885 μs線表示相對于25．446 ns的基準(zhǔn)線偏移量，可知F1B寬脈沖幾乎為2 000 ns，能滿足器件手冊的要求。同理，可判定其他驅(qū)動脈沖也滿足要求。

　　4．2 AD9826時序設(shè)計及仿真

　　通過對AD9826單通道CDS采樣時序分析，結(jié)合TCDl501D輸出信號的特點(diǎn)，設(shè)計出正確合理的CDS驅(qū)動時序是保證該器件正常工作的基礎(chǔ)。充分利用硬件編程語言（VHDL）的優(yōu)點(diǎn)，產(chǎn)生各項時序。依據(jù)TCDl501D輸出信號OS的時序要求及AD9826對CDS的要求，可設(shè)定各脈沖的參數(shù)為：主時鐘為100 MHz，CDSCLK1=CDSCLK2=10 MHz，占空比為l：4，兩次采樣間隔為40 ns，均為下降沿采樣；AD—CCLK=10MHz，占空比為1：l，低電平有效。編譯后通過波形仿真的結(jié)果如圖5所示，其中12．211 ns線為基準(zhǔn)，+100．62ns線為相對基準(zhǔn)線的偏移量，可知CDSCLKl周期為100 ns，滿足器件手冊中所規(guī)定的要求。

　　5 結(jié)語

　　通過對TCDl50lD輸出圖像信號特征的簡要分析，分別闡述了內(nèi)、外2種除噪方法，并給出了相應(yīng)的時序，再利用Quartus II 7．2軟件平臺對TCDl501D CCD驅(qū)動時序及AD9826的采樣時序進(jìn)行了設(shè)計及結(jié)果仿真，使CCD的驅(qū)動變得簡單且易于處理，這是傳統(tǒng)邏輯電路無法比擬的，對其他CCD時序驅(qū)動及后續(xù)處理提供了一定的參考價值。