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標(biāo)簽 > fpga設(shè)計
FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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Mojo v3 FPGA板與16x2 LCD模塊是如何進(jìn)行連接的呢?
在本教程中,我們將使用Verilog HDL設(shè)計一個數(shù)字電路,該電路與基于HD44780 LCD控制器/驅(qū)動芯片的通用LCD模塊連接。Mojo V3 F...
2023-09-20 標(biāo)簽:FPGA設(shè)計LCD控制器多路復(fù)用器 839 0
FPGA設(shè)計是否需要學(xué)習(xí)SystemVerilog
Verilog和System Verilog是同一硬件描述語言(HDL)的同義名稱。
2023-10-26 標(biāo)簽:FPGA設(shè)計仿真器HDL語言 837 0
FPGA原型驗(yàn)證系統(tǒng)的時鐘資源設(shè)計
如果SoC設(shè)計規(guī)模小,在單個FPGA內(nèi)可以容納,那么只要系統(tǒng)中的FPGA具有所SoC所設(shè)計需要時鐘的數(shù)量
2023-04-07 標(biāo)簽:FPGA設(shè)計分頻器SoC芯片 829 0
成為一名說得過去的FPGA設(shè)計者,需要練好5項(xiàng)基本功:仿真、綜合、時序分析、調(diào)試、驗(yàn)證。
2023-09-28 標(biāo)簽:fpgaFPGA設(shè)計仿真 823 0
一直想做一個可以供大家學(xué)習(xí)、使用的開源IP庫,類似OpenCores,OC上IP在領(lǐng)域內(nèi)的IP很少,通用性強(qiáng)一點(diǎn),所以作為OC的“補(bǔ)充”,所以做了一個開...
2023-05-06 標(biāo)簽:FPGA設(shè)計接收器FIR 820 0
在芯片功能驗(yàn)證中,仿真波形一直是調(diào)試的重要手段。通過觀測分析波形,工程師可以推斷代碼是否正常運(yùn)行,電路的功能是否正確,設(shè)計是否滿足預(yù)期。
2023-06-18 標(biāo)簽:FPGA設(shè)計EDA工具VCD 819 0
FPGA零基礎(chǔ)之Vivado-超聲波驅(qū)動設(shè)計
聲音是我們?nèi)粘I钪胁豢扇鄙俚囊环N信號,在傳遞信息的同時,也在生活中的各個領(lǐng)域有較多的應(yīng)用。
2023-10-18 標(biāo)簽:驅(qū)動器FPGA設(shè)計接收器 813 0
在之前的設(shè)計開發(fā)時,利用modelsim得出中間某單元的數(shù)據(jù),并且輸入也是設(shè)計者在testbench中自己給出的。
2023-07-18 標(biāo)簽:FPGA設(shè)計存儲器RTL 809 0
在很久之前便陸續(xù)談過亞穩(wěn)態(tài),F(xiàn)IFO,復(fù)位的設(shè)計。本次亦安做一個簡單的總結(jié),從宏觀上給大家展示跨時鐘域的解決方案。
2024-01-08 標(biāo)簽:FPGA設(shè)計fifoCDC 806 0
限制原型驗(yàn)證系統(tǒng)中FPGA數(shù)量的因素
當(dāng)SoC系統(tǒng)的規(guī)模很大的時候,單片F(xiàn)PGA驗(yàn)證平臺已經(jīng)無法容納這么多容量,我們將采取將SoC設(shè)計劃分為多個FPGA的映射。
2023-04-06 標(biāo)簽:FPGA設(shè)計TDMSoC系統(tǒng) 788 0
I2C 即 Inter-Integrated Circuit(集成電路總線),這種總線類型是由飛利浦半導(dǎo)體公司在八十年代初設(shè)計出來的一種簡單、雙向、二線...
2023-07-17 標(biāo)簽:FPGA設(shè)計EEPROMSPI協(xié)議 765 0
如何實(shí)現(xiàn)基于FPGA Vivado的74系列IP封裝呢?
雙擊桌面圖標(biāo)打開Vivado 2017.2,或者選擇開始>所有程序>Xilinx Design Tools> Vivado 2017....
2023-07-30 標(biāo)簽:fpgaFPGA設(shè)計TCL 730 0
在數(shù)字接收機(jī)的各種參數(shù)中,頻率是重要的參數(shù)之一,它能反映接收機(jī)的功能和用途、以及頻譜寬度等重要指標(biāo)。
2023-08-07 標(biāo)簽:FPGA設(shè)計數(shù)字濾波器多相濾波器 729 0
AMD -Xilinx FPGA功耗優(yōu)化設(shè)計簡介
仔細(xì)檢查一下設(shè)計中的PLL,是不是可以把兩個PLL整合為一個;或者是否可以對時鐘頻率做一些“整合”,盡量減少時鐘頻率數(shù)量,從而省去一個PLL。如果可以,...
2023-11-12 標(biāo)簽:amdFPGA設(shè)計存儲器 720 0
從Zynq第一塊開發(fā)板推出開始就一直試用并發(fā)布博文分享實(shí)踐經(jīng)驗(yàn)的亞當(dāng).泰勒(Adam Taylor)先生, 剛剛在EEtimes的網(wǎng)站上發(fā)布了一篇非常給...
2017-11-16 標(biāo)簽:fpgaFPGA設(shè)計 719 0
教你怎么用負(fù)反饋控制實(shí)現(xiàn)純數(shù)字鎖相環(huán)
首先我們做一個模塊,輸入信號T,代表輸出時鐘周期,輸出時鐘周期嚴(yán)格等于T,對于熟悉FPGA的小伙伴應(yīng)該很容易。
2023-06-28 標(biāo)簽:鎖相環(huán)FPGA設(shè)計負(fù)反饋電路 718 0
AMBA總線無論FPGA還是ASIC,應(yīng)該都是比較常用的一組總線協(xié)議。對于其中的協(xié)議,有一種傳輸格式叫Narrow Transfers,頗有些“無聊”~
2023-06-30 標(biāo)簽:FPGA設(shè)計AMBA總線ASIC技術(shù) 718 0
在FPGA設(shè)計中,我們通常采用的都是“自頂向下”的設(shè)計方法,即現(xiàn)有頂層設(shè)計,再有細(xì)節(jié)設(shè)計。比如先有整個項(xiàng)目的功能框圖、數(shù)據(jù)流程圖等,然后再細(xì)分功能到一級...
2023-09-07 標(biāo)簽:fpgaFPGA設(shè)計接口 717 0
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