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標(biāo)簽 > fpga設(shè)計(jì)
FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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認(rèn)識(shí)以太網(wǎng)幀的整個(gè)結(jié)構(gòu)
當(dāng)你需要使用千兆網(wǎng)發(fā)送數(shù)據(jù)的時(shí)候,你需要先傳輸8字節(jié)的前導(dǎo)碼,也就是7個(gè)字節(jié)的0xAA和1個(gè)字節(jié)的0xAB
2023-06-19 標(biāo)簽:FPGA設(shè)計(jì)以太網(wǎng)Mac 1487 0
FPGA設(shè)計(jì)衍生時(shí)鐘約束和時(shí)鐘分組約束設(shè)置
FPGA設(shè)計(jì)中,時(shí)序約束對(duì)于電路性能和可靠性非常重要。
2023-06-26 標(biāo)簽:FPGA設(shè)計(jì)時(shí)序約束Vivado 1485 0
在FPGA邏輯電路設(shè)計(jì)中,F(xiàn)PGA設(shè)計(jì)能達(dá)到的最高性能往往由以下因素決定。
2023-09-26 標(biāo)簽:fpga邏輯電路FPGA設(shè)計(jì) 1478 0
ChatGPT能否幫助FPGA設(shè)計(jì)彌補(bǔ)能力的缺失呢?
科技即生產(chǎn)力,最近,OpenAI 發(fā)布了 ChatGPT,在各大論壇和許多網(wǎng)站上受到了廣泛關(guān)注,ChatGPT是由 OpenAI 提出的大型預(yù)訓(xùn)練語(yǔ)言模...
2023-03-25 標(biāo)簽:FPGA設(shè)計(jì)HDLOpenAI 1468 0
介紹一種ISE聯(lián)合仿真轉(zhuǎn)換為Moldelsim單獨(dú)仿真的方法
找到仿真頂層的tb文件,cut_through_top_tb。
2023-01-29 標(biāo)簽:FPGA設(shè)計(jì)asicModelSim 1452 0
FPGA實(shí)現(xiàn)OFDM(2)-OFDM通信的整體框圖
介紹除了OFDM外,一個(gè)完整通信鏈路中所需的其他環(huán)節(jié),給出發(fā)射機(jī)鏈路和接收機(jī)鏈路的整體框圖,最后結(jié)合802.11a介紹相關(guān)技術(shù)指標(biāo)。
2023-06-27 標(biāo)簽:FPGA設(shè)計(jì)移位寄存器OFDM技術(shù) 1447 0
Situation: 在對(duì)FPGA 設(shè)計(jì)進(jìn)行最初步的系統(tǒng)規(guī)劃的時(shí)候,需要進(jìn)行模塊劃分,模塊接口定義等工作。
2022-09-23 標(biāo)簽:FPGA設(shè)計(jì)接口HDL 1426 0
FPGA設(shè)計(jì)中的反饋路徑可以怎么優(yōu)化呢?
在FPGA設(shè)計(jì)中,我們可能會(huì)碰到這樣的路徑,如下圖所示。圖中兩個(gè)輸入數(shù)據(jù)為64位,寄存一拍后給到二選一MUX的數(shù)據(jù)輸入端
2023-03-24 標(biāo)簽:FPGA設(shè)計(jì)寄存器Verilog 1418 0
FPGA設(shè)計(jì)中的模塊化設(shè)計(jì)
模塊化設(shè)計(jì)是FPGA設(shè)計(jì)中一個(gè)很重要的技巧,它能夠使一個(gè)大型設(shè)計(jì)的分工協(xié)作、仿真測(cè)試更加容易,代碼維護(hù)或升級(jí)也更加便利。
2023-10-07 標(biāo)簽:FPGA設(shè)計(jì)CLK 1405 0
Xilinx的高質(zhì)量時(shí)鐘輸出ODDR原語(yǔ)
在SDR接口中,ODDR轉(zhuǎn)發(fā)時(shí)鐘(仍在時(shí)鐘樹內(nèi)),輸出端要直連到輸出port,不可加邏輯,連接方式:輸出時(shí)鐘連接ODDR的C引腳,D1固定值1&apos...
2023-06-21 標(biāo)簽:FPGA設(shè)計(jì)SDRRTL 1402 0
搞懂?dāng)?shù)據(jù)段和代碼段是如何被鏈接成一個(gè)二進(jìn)制文件的,這應(yīng)該是每一個(gè)ARM程序員必須搞清楚的一個(gè)事情。
2023-07-06 標(biāo)簽:armFPGA設(shè)計(jì)存儲(chǔ)器 1394 0
FPGA定點(diǎn)數(shù)截位的基本準(zhǔn)則
FPGA內(nèi)部表示正負(fù)數(shù),小數(shù)的規(guī)則。兩者相比之下,定點(diǎn)數(shù)實(shí)現(xiàn)簡(jiǎn)單,表達(dá)更為直觀,所以在很多時(shí)候FPGA通常使用定點(diǎn)數(shù)表示小數(shù)。
2023-06-19 標(biāo)簽:fpgaFPGA設(shè)計(jì)計(jì)算機(jī) 1375 0
FPGA設(shè)計(jì)技巧—多時(shí)鐘域和異步信號(hào)處理解決方案
有一個(gè)有趣的現(xiàn)象,眾多數(shù)字設(shè)計(jì)特別是與FPGA設(shè)計(jì)相關(guān)的教科書都特別強(qiáng)調(diào)整個(gè)設(shè)計(jì)最好采用唯一的時(shí)鐘域。
2023-12-22 標(biāo)簽:FPGA設(shè)計(jì)信號(hào)處理同步器 1369 0
速度和面積一直都是FPGA設(shè)計(jì)中非常重要的兩個(gè)指標(biāo)。所謂速度,是指整個(gè)工程穩(wěn)定運(yùn)行所能夠達(dá)到的最高時(shí)鐘頻率,它不僅和FPGA內(nèi)部各個(gè)寄存器的建立時(shí)間余量
2023-04-10 標(biāo)簽:FPGA設(shè)計(jì)存儲(chǔ)器時(shí)鐘 1359 0
本系統(tǒng)中,Basys3的MicroBlaze模塊調(diào)用基于AXI協(xié)議的UART IP核,通過AXI總線實(shí)現(xiàn)MicroBlaze-UART之間的通信,完成串口打印。
2023-08-02 標(biāo)簽:FPGA設(shè)計(jì)連接器RTL 1347 0
CPLD和FPGA都是由邏輯陣列模塊構(gòu)成的,但是CPLD的LAB基于乘積和宏單元,而FPGA的LAB使用基于LUT的邏輯單元。
2023-06-28 標(biāo)簽:FPGA設(shè)計(jì)D觸發(fā)器LUT 1336 0
講解幾點(diǎn)關(guān)于FIFO IP核使用時(shí)的注意事項(xiàng)
FIFO?還是FIFO IP核?這也需要寫總結(jié)嗎?太容易了吧。如果我是一個(gè)正在處于面試找工作中的年輕人,肯定關(guān)注的是如何手撕FIFO,這也是當(dāng)時(shí)校招時(shí)候...
2023-06-21 標(biāo)簽:FPGA設(shè)計(jì)寄存器RAM 1327 0
FPGA的設(shè)計(jì)流程主要包括HDL代碼編寫、RTL綜合、布局布線、靜態(tài)時(shí)序分析、生成下載文件。下面將逐一介紹各部分。下面是FPGA設(shè)計(jì)的流程圖。
2023-07-04 標(biāo)簽:fpgaFPGA設(shè)計(jì)HDL 1324 0
FPGA浮點(diǎn)數(shù)表示及計(jì)算機(jī)數(shù)值表示規(guī)則
定點(diǎn)數(shù)硬件實(shí)現(xiàn)簡(jiǎn)單,但表示的范圍有限,且部分的小數(shù)運(yùn)算IP核只支持浮點(diǎn)數(shù)運(yùn)算,因此這里還需要提到浮點(diǎn)數(shù)的相關(guān)內(nèi)容。
2023-06-16 標(biāo)簽:轉(zhuǎn)換器FPGA設(shè)計(jì)計(jì)算機(jī) 1316 0
握手機(jī)制、通道依賴性及AXI-Lite握手實(shí)例
AXI4:高性能內(nèi)存映射需求(如讀寫DDR、使用BRAM控制器讀寫B(tài)RAM等),為了區(qū)別,有時(shí)候也叫這個(gè)為 AXI4-Full;
2023-06-25 標(biāo)簽:FPGA設(shè)計(jì)接收機(jī)BRAM 1300 0
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