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標(biāo)簽 > fpga設(shè)計(jì)
FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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鎖存器( latch)是電平觸發(fā)的存儲單元,數(shù)據(jù)存儲的狀態(tài)取決于輸入時(shí)鐘(或者使能)信號的電平值,僅當(dāng)鎖存器處于使能狀態(tài)時(shí),輸出才會隨著數(shù)據(jù)輸入發(fā)生變化。
2023-06-02 標(biāo)簽:FPGA設(shè)計(jì)EDA工具鎖存器 3459 0
當(dāng)我們安裝好Vivado 的時(shí)候,也同時(shí)裝好了Vivado HLS.。 這是個什么東西?我就有一種想一探究的感覺。網(wǎng)上一查,Vivado High-Le...
2020-10-14 標(biāo)簽:FPGA設(shè)計(jì)XilinxC++ 3396 0
FPGA設(shè)計(jì)時(shí)的五大注意事項(xiàng)盤點(diǎn)
雖然目標(biāo)應(yīng)用和開發(fā)團(tuán)隊(duì)的成員不同,但有些FPGA設(shè)計(jì)顯然有一些通病,使設(shè)計(jì)從工程師坐下來寫第一行HDL程序代碼時(shí),就注定了項(xiàng)目失敗的命運(yùn)。 在我的職業(yè)生...
2018-07-05 標(biāo)簽:fpgafpga設(shè)計(jì) 3350 0
基于FPGA的自適應(yīng)閾值分割算法實(shí)現(xiàn)
在圖像預(yù)處理中經(jīng)常會碰到圖像分割問題,把感興趣的目標(biāo)從背景圖像中提取出來,而經(jīng)常使用的是簡單的全局閾值分割配置,用一個固定常數(shù)作為二值分割閾值,從而得到...
2021-08-23 標(biāo)簽:fpgaFPGA設(shè)計(jì)算法 3332 0
手把手用Verilog實(shí)現(xiàn)FIR濾波器
首先需要把FIR最基本的結(jié)構(gòu)實(shí)現(xiàn),也就是每個FIR抽頭的數(shù)據(jù)與其抽頭系數(shù)相乘這個操作。由頂層文件對這個基本模塊進(jìn)行多次調(diào)用。
2023-06-19 標(biāo)簽:轉(zhuǎn)換器FPGA設(shè)計(jì)FIR 3296 0
Xilinx FPGA AXI4總線(二)用實(shí)例介紹5個讀寫通道
AXI4協(xié)議是一個點(diǎn)對點(diǎn)的主從接口協(xié)議,數(shù)據(jù)可以同時(shí)在主機(jī)(Master)和從機(jī)(Slave)之間**雙向** **傳輸** ,且數(shù)據(jù)傳輸大小可以不同。
2023-06-21 標(biāo)簽:FPGA設(shè)計(jì)FIFO存儲BRAM 3253 0
技術(shù) | 復(fù)雜FPGA高效設(shè)計(jì)及優(yōu)化方法
隨著電子產(chǎn)品的集成性及復(fù)雜度呈指數(shù)型增長,加上越來越苛刻的研發(fā)周期要求,給各種設(shè)計(jì)公司提出了難題。
2019-06-27 標(biāo)簽:PCBFPGA設(shè)計(jì) 3200 0
FPGA開發(fā)經(jīng)驗(yàn)分享:基于JESD204B的LMK04821芯片項(xiàng)目開發(fā)
今天給各位大俠帶來一篇項(xiàng)目開發(fā)經(jīng)驗(yàn)分享基于JESD204B的LMK04821芯片項(xiàng)目開發(fā),這是本人實(shí)打?qū)嵉捻?xiàng)目開發(fā)經(jīng)驗(yàn),希望可以給有需要的大俠提供一些參...
2020-04-21 標(biāo)簽:fpgaFPGA設(shè)計(jì)寄存器 3173 0
求一種基于FPGA時(shí)間數(shù)字轉(zhuǎn)換(TDC)設(shè)計(jì)方案
時(shí)間數(shù)字轉(zhuǎn)換(Time-to-Digital Converter,TDC)是一種用來測量時(shí)間的電路,它將連續(xù)的時(shí)間信號轉(zhuǎn)換為數(shù)字信號,從而實(shí)現(xiàn)時(shí)間測量的數(shù)字化。
2023-09-22 標(biāo)簽:fpgaFPGA設(shè)計(jì)寄存器 3096 0
基于FPGA設(shè)計(jì)的醫(yī)學(xué)監(jiān)測用視力測試儀設(shè)計(jì)
實(shí)現(xiàn)用FPGA隨機(jī)生成不同方向的E, 通過VGA接口在顯示器上顯示,判斷測試者按的按鍵方向是否正確,通過幾輪測試計(jì)算并顯示最終視力測試結(jié)果的功能
2017-08-11 標(biāo)簽:fpgaFPGA設(shè)計(jì)視力測試儀 2883 2
Plunify推出Kabuto_可最大限度地減少和消除性能錯誤
Plunify?基于機(jī)器學(xué)習(xí)技術(shù)的現(xiàn)場可編程門陣列(FPGA)時(shí)序收斂和性能優(yōu)化軟件供應(yīng)商,今天推出了Kabuto?,可最大限度地減少和消除性能錯誤。
2018-07-04 標(biāo)簽:fpga設(shè)計(jì)plunify 2845 0
always組合邏輯塊的講解和譯碼器的實(shí)現(xiàn)
always 語句是重復(fù)執(zhí)行的。always 語句塊從 0 時(shí)刻開始執(zhí)行其中的行為語句;當(dāng)執(zhí)行完最后一條語句后,便再次執(zhí)行語句塊中的第一條語句,如此循環(huán)反復(fù)。
2023-05-22 標(biāo)簽:FPGA設(shè)計(jì)led燈譯碼器 2742 0
第一步所指的Design通常是完全布局布線后的設(shè)計(jì),如果是在工程模式下,可以直接在IDE中打開實(shí)現(xiàn)后的設(shè)計(jì),若是僅有DCP文件,不論是工程模式或是非工程...
2019-07-25 標(biāo)簽:FPGA設(shè)計(jì)TCL手動布線 2736 0
如何實(shí)現(xiàn)FPGA設(shè)計(jì)與PCB設(shè)計(jì)并行
電子工業(yè)背后的推動力是對更快、更便宜的產(chǎn)品的需求以及在競爭廠商之前將產(chǎn)品推向市場。IC技術(shù)的進(jìn)步一直以來就是促使功能增加和性能提高的主要因素之一,而FP...
2019-05-24 標(biāo)簽:icfpga設(shè)計(jì)pcb設(shè)計(jì) 2659 0
Vivado設(shè)計(jì)主界面,它的左邊是設(shè)計(jì)流程導(dǎo)航窗口,是按照FPGA的設(shè)計(jì)流程設(shè)置的,只要按照導(dǎo)航窗口一項(xiàng)一項(xiàng)往下進(jìn)行,就會完成從設(shè)計(jì)輸入到最后下載到開發(fā)...
2023-09-17 標(biāo)簽:FPGA設(shè)計(jì)寄存器TCL 2651 0
過采樣技術(shù)是數(shù)字信號處理者用來提高模數(shù)轉(zhuǎn)換器(ADC)性能經(jīng)常使用的方法之一,它通過減小量化噪聲,提高ADC的信噪比,從而提高ADC的有效分辨率[1]。...
2018-12-19 標(biāo)簽:fpgaFPGA設(shè)計(jì)Cyclone 2607 0
本應(yīng)用筆記介紹了FPGA (現(xiàn)場可編程門陣列)及其如何保護(hù)系統(tǒng)的關(guān)鍵功能和知識產(chǎn)權(quán)(IP)。本文探討了IP保護(hù)的各種途徑。SHA-1質(zhì)詢-響應(yīng)認(rèn)證被認(rèn)為...
2017-11-22 標(biāo)簽:fpga設(shè)計(jì) 2575 0
基于Verilog的“自適應(yīng)”形態(tài)學(xué)濾波算法實(shí)現(xiàn)
一、背景介紹 基于二值圖像的濾波算法即形態(tài)學(xué)濾波,在圖像目標(biāo)采集的預(yù)處理中經(jīng)常被使用到,針對不同的使用場景涉及到腐蝕、膨脹、開閉運(yùn)算等處理。實(shí)際使用中對...
2021-08-23 標(biāo)簽:FPGA設(shè)計(jì)濾波圖像處理 2558 0
電平設(shè)計(jì)基礎(chǔ):電平匹配設(shè)計(jì)
單端邏輯電平的匹配是我們平時(shí)在硬件設(shè)計(jì)中最經(jīng)常碰到的,我們在《TTL&CMOS電平》章節(jié)中已經(jīng)對TTL和COMS電平的匹配設(shè)計(jì)做了一些分析,一般...
2023-06-25 標(biāo)簽:二極管FPGA設(shè)計(jì)MOS管 2514 0
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