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標(biāo)簽 > fpga設(shè)計(jì)
FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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詳解從均值濾波到非局部均值濾波算法的原理及實(shí)現(xiàn)方式
圖像降噪處理主要分為2D(空域)與3D降噪(時(shí)域/多幀),而2D降噪由于相關(guān)的實(shí)現(xiàn)算法豐富,效果各異,初學(xué)入門有著豐富的研究價(jià)值。
2023-07-03 標(biāo)簽:濾波器FPGA設(shè)計(jì)比較器 1839 0
介紹FPGA設(shè)計(jì)中時(shí)序分析的一些基本概念
時(shí)鐘的時(shí)序特性主要分為抖動(Jitter)、偏移(Skew)、占空比失真(Duty Cycle Distortion)3點(diǎn)。
2023-03-16 標(biāo)簽:FPGA設(shè)計(jì)RAM時(shí)序分析 1815 0
FPGA在數(shù)字式心率計(jì)中的電路組成及工作原理
心率計(jì)是常用的醫(yī)學(xué)檢查設(shè)備,實(shí)時(shí)準(zhǔn)確的心率測量在病人監(jiān)控、臨床治療及體育競賽等方面都有著廣泛的應(yīng)用。心率測量包括瞬時(shí)心率測量和平均心率測量。瞬時(shí)心率不僅...
2019-01-01 標(biāo)簽:FPGA設(shè)計(jì)FPGA技術(shù) 1815 0
Vivado是Xilinx公司2012年推出的新一代集成開發(fā)環(huán)境,它強(qiáng)調(diào)系統(tǒng)級的設(shè)計(jì)思想及以IP為核心的設(shè)計(jì)理念,突出IP核在數(shù)字系統(tǒng)設(shè)計(jì)中的作用。
2023-09-17 標(biāo)簽:FPGA設(shè)計(jì)寄存器C語言 1815 0
在Vivado中如何寫入FPGA設(shè)計(jì)主時(shí)鐘約束?
在FPGA設(shè)計(jì)中,時(shí)序約束的設(shè)置對于電路性能和可靠性都至關(guān)重要。
2023-06-26 標(biāo)簽:收發(fā)器FPGA設(shè)計(jì)時(shí)序約束 1798 0
本系列整理數(shù)字系統(tǒng)設(shè)計(jì)的相關(guān)知識體系架構(gòu),為了方便后續(xù)自己查閱與求職準(zhǔn)備。在FPGA和ASIC設(shè)計(jì)中,時(shí)鐘信號的好壞很大程度上影響了整個(gè)系統(tǒng)的穩(wěn)定性,本...
2023-06-02 標(biāo)簽:驅(qū)動器FPGA設(shè)計(jì)ASIC設(shè)計(jì) 1763 0
利用Artix-7 FPGA設(shè)計(jì)高性能USB器件
憑借在市場中數(shù)十億的端口數(shù)量,通用串行總線 (USB) 成為實(shí)現(xiàn)主機(jī)與外設(shè)之間千兆位以下連接的首選接口。不過,由于 USB 規(guī)范有著嚴(yán)格的浪涌電流和穩(wěn)態(tài)...
2016-08-16 標(biāo)簽:FPGAFPGA設(shè)計(jì)USB 1756 0
FPGA設(shè)計(jì)中的亞穩(wěn)態(tài)解析
說起亞穩(wěn)態(tài),首先我們先來了解一下什么叫做亞穩(wěn)態(tài)。亞穩(wěn)態(tài)現(xiàn)象:信號在無關(guān)信號或者異步時(shí)鐘域之間傳輸時(shí)導(dǎo)致數(shù)字器件失效的一種現(xiàn)象。
2023-09-19 標(biāo)簽:fpgaFPGA設(shè)計(jì)信號 1753 0
FPGA實(shí)現(xiàn)OFDM(1)-OFDM的原理是什么?
fromwiki:調(diào)制是將傳送資料對應(yīng)于載波變化的動作,可以是載波的相位、頻率、幅度、或是其組合。
2023-06-27 標(biāo)簽:FPGA設(shè)計(jì)編碼器DFT 1734 0
確定算法:首先,你需要確保要移植的C語言算法是合適的。FPGA適合并行計(jì)算和高度可定制的應(yīng)用。因此,你需要選擇一個(gè)適合FPGA實(shí)現(xiàn)的算法。
2023-09-12 標(biāo)簽:FPGA設(shè)計(jì)VHDL語言C語言 1731 0
請問create_generated_clock該怎么使用呢?
FPGA設(shè)計(jì)中,生成時(shí)鐘分為兩大類:自動生成時(shí)鐘和用戶生成時(shí)鐘。
2024-01-25 標(biāo)簽:FPGA設(shè)計(jì)PLL電路 1727 0
每次我們更改硬件時(shí),我們都需要告訴 HLS 將其導(dǎo)出為硬件描述語言并生成 Vivado 需要的所有各種源數(shù)據(jù)。
2022-09-22 標(biāo)簽:FPGA設(shè)計(jì)VivadoHLS 1702 0
利用FPGA的可編程能力以及相關(guān)的工具來準(zhǔn)確估算功耗
AMD-Xilinx在20nm & 16nm節(jié)點(diǎn)Ultrascale系列器件使用FinFET工藝,F(xiàn)inFET與Planar相比在相同速度條件下...
2022-12-29 標(biāo)簽:FPGA設(shè)計(jì)asic晶體管 1699 0
如何使用Power Design Manager(PDM)進(jìn)行功耗評估?
在基于FPGA和 SoC器件的產(chǎn)品設(shè)計(jì)過程中,從器件選擇到系統(tǒng)級電源設(shè)計(jì)、散熱設(shè)計(jì),電源功率估算對于設(shè)計(jì)方案確定至關(guān)重要;早
2023-10-08 標(biāo)簽:電源設(shè)計(jì)FPGA設(shè)計(jì)PDM 1696 0
如何用FPGA并行高速運(yùn)算實(shí)現(xiàn)實(shí)時(shí)的引導(dǎo)濾波算法?
首先,給出上篇中最后的matlab 引導(dǎo)濾波的代碼,如下所示。
2023-07-03 標(biāo)簽:傳感器濾波器FPGA設(shè)計(jì) 1693 0
FPGA純verilog編解碼SDI實(shí)現(xiàn)流程
一是使用專用編解碼芯片,比如典型的接收器GS2971,發(fā)送器GS2972,優(yōu)點(diǎn)是簡單,比如GS2971接收器直接將SDI解碼為并行的YCRCB,GS29...
2023-06-19 標(biāo)簽:FPGA設(shè)計(jì)DDR3接收器 1689 0
芯片設(shè)計(jì)過程是一項(xiàng)復(fù)雜的多步驟工作,涉及從初始系統(tǒng)規(guī)格到制造的各個(gè)階段。
2023-06-05 標(biāo)簽:處理器FPGA設(shè)計(jì)RISC 1686 0
CDC跨時(shí)鐘域處理及相應(yīng)的時(shí)序約束
CDC(Clock Domain Conversion)跨時(shí)鐘域分單bit和多bit傳輸
2023-06-21 標(biāo)簽:FPGA設(shè)計(jì)RAMCDC 1680 0
EDA程序設(shè)計(jì)—出租車計(jì)費(fèi)器
用EDA實(shí)訓(xùn)儀的I/O設(shè)備和FPGA實(shí)現(xiàn)出租車計(jì)費(fèi)器的設(shè)計(jì)。
2023-08-25 標(biāo)簽:FPGA設(shè)計(jì)led數(shù)碼管分頻器 1667 0
如何使用fpga實(shí)現(xiàn)數(shù)字基帶中環(huán)路延時(shí)估計(jì)
基于FPGA芯片Stratix II EP2S60F672C4設(shè)計(jì)實(shí)現(xiàn)了數(shù)字基帶預(yù)失真系統(tǒng)中的環(huán)路延遲估計(jì)模塊。該模塊運(yùn)用了一種環(huán)路延遲估計(jì)新方法,易于...
2018-12-19 標(biāo)簽:fpgaFPGA設(shè)計(jì) 1667 0
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