基于FPGA和PLL的倍分頻時(shí)鐘的實(shí)現(xiàn)

　　現(xiàn)今的FPGA設(shè)計(jì)大多采用時(shí)序邏輯，需要時(shí)鐘網(wǎng)絡(luò)才能工作，通常情況下，時(shí)鐘通過外部晶體振蕩器產(chǎn)生。雖然大多數(shù)情況下使用外部晶振是最好的選擇。然而，石英晶振對(duì)溫度漂移敏感、且易碎，對(duì)于一些惡劣場(chǎng)合，如導(dǎo)引頭制導(dǎo)電路、溫度驟變和高速振蕩使得應(yīng)盡量避免使用晶體振蕩器。本文主要研究如何通過FPGA內(nèi)部延遲單元構(gòu)建閉合組合邏輯鏈產(chǎn)生自激振蕩，從而產(chǎn)生時(shí)鐘信號(hào)，并通過內(nèi)部PLL鎖相環(huán)獲得倍分頻時(shí)鐘的方法。該方法可用于應(yīng)避免使用時(shí)鐘的場(chǎng)合下代替外部晶體振蕩器使用。

　　實(shí)現(xiàn)方法

　　構(gòu)建一個(gè)帶有長延遲的閉合反相器可以獲得一個(gè)自激振蕩的輸出信號(hào)。如圖1所示。

　　產(chǎn)生自激振蕩需要滿足兩個(gè)條件，一個(gè)是要有足夠長的延遲鏈，另一個(gè)是要有反相器邏輯。足夠長的延遲鏈可以通過FPGA的內(nèi)建延遲邏輯或者非門鏈條組成，對(duì)于Altera公司的FPGA而言，內(nèi)部延遲單元為LCELL，將若干LCELL串聯(lián)即可組成延遲鏈。其Verilog HDL描述為；

　　wire ［WIDTH:0］ gcBufChain /*synthesis syn_keep=1*/;

　　assign gcBufChain［0］ = ~gcBufChain［WIDTH］;

　　assign dout = gcBufChain［0］;

　　genvar j;

　　generate

　　for （j = 0; j < WIDTH; j = j + 1）

　　begin： dc_loop

　　LCELL AlteraBuf （.in（gcBufChain［j］）， .out（gcBufChain［j+1］））;

　　end

　　endgenerate

　　注意，為了防止編譯器對(duì)延遲鏈的優(yōu)化，必須在定義處注明synthesis syn_keep=1， 否則編譯器會(huì)按照邏輯將其優(yōu)化為直連線，無法起到延遲的效果。鏈的長度WIDTH需要指明，WIDTH設(shè)置過大，會(huì)導(dǎo)致延遲鏈過長，輸出信號(hào)可能不穩(wěn)定（Skew大），過小則會(huì)導(dǎo)致無法起振，根據(jù)經(jīng)驗(yàn)，可以先取一較大值，保證起振。之后減小，獲得相應(yīng)的時(shí)鐘頻率。