基于FPGA和PLL的倍分頻時鐘的實現(xiàn) - 全文

　　現(xiàn)今的FPGA設(shè)計大多采用時序邏輯，需要時鐘網(wǎng)絡(luò)才能工作，通常情況下，時鐘通過外部晶體振蕩器產(chǎn)生。雖然大多數(shù)情況下使用外部晶振是最好的選擇。然而，石英晶振對溫度漂移敏感、且易碎，對于一些惡劣場合，如導(dǎo)引頭制導(dǎo)電路、溫度驟變和高速振蕩使得應(yīng)盡量避免使用晶體振蕩器。本文主要研究如何通過FPGA內(nèi)部延遲單元構(gòu)建閉合組合邏輯鏈產(chǎn)生自激振蕩，從而產(chǎn)生時鐘信號，并通過內(nèi)部PLL鎖相環(huán)獲得倍分頻時鐘的方法。該方法可用于應(yīng)避免使用時鐘的場合下代替外部晶體振蕩器使用。

　　實現(xiàn)方法

　　構(gòu)建一個帶有長延遲的閉合反相器可以獲得一個自激振蕩的輸出信號。如圖1所示。

　　產(chǎn)生自激振蕩需要滿足兩個條件，一個是要有足夠長的延遲鏈，另一個是要有反相器邏輯。足夠長的延遲鏈可以通過FPGA的內(nèi)建延遲邏輯或者非門鏈條組成，對于Altera公司的FPGA而言，內(nèi)部延遲單元為LCELL，將若干LCELL串聯(lián)即可組成延遲鏈。其Verilog HDL描述為；

　　wire ［WIDTH:0］ gcBufChain /*synthesis syn_keep=1*/;

　　assign gcBufChain［0］ = ~gcBufChain［WIDTH］;

　　assign dout = gcBufChain［0］;

　　genvar j;

　　generate

　　for （j = 0; j < WIDTH; j = j + 1）

　　begin： dc_loop

　　LCELL AlteraBuf （.in（gcBufChain［j］）， .out（gcBufChain［j+1］））;

　　end

　　endgenerate

　　注意，為了防止編譯器對延遲鏈的優(yōu)化，必須在定義處注明synthesis syn_keep=1， 否則編譯器會按照邏輯將其優(yōu)化為直連線，無法起到延遲的效果。鏈的長度WIDTH需要指明，WIDTH設(shè)置過大，會導(dǎo)致延遲鏈過長，輸出信號可能不穩(wěn)定（Skew大），過小則會導(dǎo)致無法起振，根據(jù)經(jīng)驗，可以先取一較大值，保證起振。之后減小，獲得相應(yīng)的時鐘頻率。

　　實驗采用Altera DE4平臺，器件為Stratix IV EP4SGX530KH40C2，WIDTH與自激振蕩頻率對應(yīng)值如下：

表 WIDTH與自激振蕩頻率對應(yīng)值

　　通過調(diào)節(jié)延遲鏈的LCELL個數(shù)可以對輸出頻率進行調(diào)節(jié)。雖然可以通過時序邏輯分析軟件對延遲進行預(yù)估計，但準確度并不高，因此，建議采用實測調(diào)整。

　　上述時鐘產(chǎn)生的方法可以獲得較低頻率的時鐘信號，然而大多數(shù)FPGA設(shè)計需要更高的時鐘，為了獲得高頻穩(wěn)定的時鐘源，需要借助FPGA內(nèi)部的PLL對時鐘信號進行瑣相跟蹤。通過MegaCore向?qū)Э梢杂喼埔粋€ALTPLL鎖相環(huán)，在輸入時鐘信號頻率上填寫實測的自激振蕩頻率，在輸出頻率上可以自行計算。本實驗對128LCELLs產(chǎn)生的6.84Mhz信號進行倍分頻，獲得512Mhz的時鐘。由于高頻時鐘不容易測量，因此將此時鐘用來更新計數(shù)器，計數(shù)器實現(xiàn)64分頻。由于PLL需要從外部時鐘輸入PIN直接引入，因此需要將原先的輸出dout與時鐘輸入端dclk在硬件上連接。從而將其作為輸入時鐘。

　　// Quartus II Verilog Template

　　// Unsigned Adder

　　module delay

　　#（parameter WIDTH = 128）

　?。?/p>

　　output dout，

　　input dclk，

　　output dpllout，

　　output dplldiv，

　　output lock

　?。?

　　wire ［WIDTH:0］ gcBufChain /*synthesis syn_keep=1*/;

　　reg ［5:0］ counter;

　　assign gcBufChain［0］ = ~gcBufChain［WIDTH］;

　　assign dout = gcBufChain［0］;

　　genvar j;

　　generate

　　for （j = 0; j < WIDTH; j = j + 1）

　　begin： dc_loop

　　LCELL AlteraBuf （.in（gcBufChain［j］）， .out（gcBufChain［j+1］））;

　　end

　　endgenerate

　　always @（posedge dpllout）

　　begin

　　counter<= counter + 1;

　　end

　　PLL pllclk（.inclk0（dclk）， .c0（dpllout）， .locked（lock））;

　　assign dplldiv = counter［5］;

　　endmodule

　　可以從示波器上觀測到穩(wěn)定的8Mhz的方波信號，同時也可觀察到PLL鎖定指示高電平（有效）。

　　總結(jié)：當外部晶振無法正常工作時，可以嘗試采用通過組合邏輯延遲產(chǎn)生的自激振蕩作為時鐘。然而要注意的是，某些低端器件，如Cyclone II，輸出的信號可能穩(wěn)定性不高，Skew較大，高端器件性能較為穩(wěn)定。